JPS60106251A - ビツト送受信回路 - Google Patents
ビツト送受信回路Info
- Publication number
- JPS60106251A JPS60106251A JP58214475A JP21447583A JPS60106251A JP S60106251 A JPS60106251 A JP S60106251A JP 58214475 A JP58214475 A JP 58214475A JP 21447583 A JP21447583 A JP 21447583A JP S60106251 A JPS60106251 A JP S60106251A
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- JP
- Japan
- Prior art keywords
- data
- processing request
- transmission
- common control
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はディジタルデータを直列に伝送する場合の通信
制御装置等におけるデータの送受信に係る制御回路の構
成に関するものである０ （２）従来技術と問題点 第１図は従来のビット送受信回路の例を示すブロック図
であって、１は立ち上がシ／立ち下がシ・検出回路、２
はアンド・ゲート、３はインバータ、４〜８はフリップ
フロップを示している。同図中の信号名称は、ＣＬＯＣ
Ｒは動作用基本クロック、ＴＭはビット同期用タイマ、
５ＳＤＢはＳＤＢセットタイミング、ＳＤＲは次に送信
するデータ、ＳＲＯは送信側処理要求、ＳＤは送信デー
タ、（回線へ送出する）、ＲＤは受信データ（回線を経
由して受信）、ＲＤＢは受信完了したデータ、ＲＲＯは
受信側処理要求、ＳＴＭはＴＭの立ち上がＪ、ＲＴＭは
ＴＭの立ち下がシタイミングを表わしている。
制御装置等におけるデータの送受信に係る制御回路の構
成に関するものである０ （２）従来技術と問題点 第１図は従来のビット送受信回路の例を示すブロック図
であって、１は立ち上がシ／立ち下がシ・検出回路、２
はアンド・ゲート、３はインバータ、４〜８はフリップ
フロップを示している。同図中の信号名称は、ＣＬＯＣ
Ｒは動作用基本クロック、ＴＭはビット同期用タイマ、
５ＳＤＢはＳＤＢセットタイミング、ＳＤＲは次に送信
するデータ、ＳＲＯは送信側処理要求、ＳＤは送信デー
タ、（回線へ送出する）、ＲＤは受信データ（回線を経
由して受信）、ＲＤＢは受信完了したデータ、ＲＲＯは
受信側処理要求、ＳＴＭはＴＭの立ち上がＪ、ＲＴＭは
ＴＭの立ち下がシタイミングを表わしている。
第１図において、次に送信するデータＳＤＢは、５ＳＤ
Ｂ信号によシフリップフロップ４にセットされ次にＴＭ
−の立ち上がシのタイミングで７リツプフロツブ５にセ
ットされて回線に送出される。このときフリップフロッ
プ６がセットされて共通制御部へ送信側処理要求ＳＲＯ
を発出する。
Ｂ信号によシフリップフロップ４にセットされ次にＴＭ
−の立ち上がシのタイミングで７リツプフロツブ５にセ
ットされて回線に送出される。このときフリップフロッ
プ６がセットされて共通制御部へ送信側処理要求ＳＲＯ
を発出する。
一方受信データＲＤはＴＭの立ち下ｄｌのタイミングＲ
ＴＭで７リツプフロツプ７にセットされて受信完了デー
タＲＤＢとして送シ出される。このとき同時にＲＴＭで
７リツプフロツプ８がセットされ、共通制御部に対し受
信側処理要求ＲＲＯが発出される。
ＴＭで７リツプフロツプ７にセットされて受信完了デー
タＲＤＢとして送シ出される。このとき同時にＲＴＭで
７リツプフロツプ８がセットされ、共通制御部に対し受
信側処理要求ＲＲＯが発出される。
従来はこのように送信側処理要求と受信側処理要求がそ
れぞれ別個に発出されていたので、共通制御部の処理能
力上の損失が多く、また、送信側と受信側の回路をそれ
ぞれ独立して設けているので、ハードウェア量が大であ
ると云う欠点があった。
れぞれ別個に発出されていたので、共通制御部の処理能
力上の損失が多く、また、送信側と受信側の回路をそれ
ぞれ独立して設けているので、ハードウェア量が大であ
ると云う欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、共通制御部や制御用プ
ロセッサの負担が軽く、かつ、ハードウェア蓋の少ない
ビット送受信回路を提供することを目的としている。
ロセッサの負担が軽く、かつ、ハードウェア蓋の少ない
ビット送受信回路を提供することを目的としている。
（４）発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおシ、同一同期系のり四ツクタイミングに従って、
ディジタルデータを１ビツトずつ送受信する装置におい
て、受信データビットと送信データビットを交互に保持
する共通のバッファを設け、共通制御部又は制御プロセ
ッサへの１回の処理要求によシ該バッファを介して同時
に受信データビットと送信データビットの受け渡しを前
記共通制御部又は制御プロセッサどの間で行なうこと寺
寺を特徴とするビット送受信回路によシ達成される。
のとおシ、同一同期系のり四ツクタイミングに従って、
ディジタルデータを１ビツトずつ送受信する装置におい
て、受信データビットと送信データビットを交互に保持
する共通のバッファを設け、共通制御部又は制御プロセ
ッサへの１回の処理要求によシ該バッファを介して同時
に受信データビットと送信データビットの受け渡しを前
記共通制御部又は制御プロセッサどの間で行なうこと寺
寺を特徴とするビット送受信回路によシ達成される。
（５）発明の実施例
第２図は本発明の１実施例のブロック図であって、１〜
３は第１図と同様であシ、９はア オｌ・ゲート、１０〜１３はフリップフロップを示して
いる。信号名称は第１図と同様である。
３は第１図と同様であシ、９はア オｌ・ゲート、１０〜１３はフリップフロップを示して
いる。信号名称は第１図と同様である。
第２図においてビット同期用タイマＴＭの立ち上がｆｉ
（ＳＴＭ）によシフリップ７０ツブ１３がセットされ
ると送信側処理要求（ＳＲＯ）が発出されるが、これに
より共通制御部はフリツ・プフロツプ１０にセットされ
ている受信完了データ（ＲＤＢ）を読む。その後で次に
送信すべきデータ（ＳＤＲ）が７リツプフロツプ１０に
セットされる。このとき、ＳＤＲセットタイミング（Ｓ
ＳＤＢ）により、フリップフロップ１３がリセットされ
て送信側処理要求（Ｓ ＲＯ）がオフとなる。フリップ
フロップ１０にセットされたデータ（ＳＤＢ）は次のＳ
ＴＭで７リツプフロプ１１にセットされＳＤとして回線
に送出される。このとき同時にその前にＲＤとして受信
されフリップフロップ１２にセットされていたデータが
７リツプフロツブ１０にセットされ、再びフリップフロ
ップ１３がセットされてＳＲＯが発出される。
（ＳＴＭ）によシフリップ７０ツブ１３がセットされ
ると送信側処理要求（ＳＲＯ）が発出されるが、これに
より共通制御部はフリツ・プフロツプ１０にセットされ
ている受信完了データ（ＲＤＢ）を読む。その後で次に
送信すべきデータ（ＳＤＲ）が７リツプフロツプ１０に
セットされる。このとき、ＳＤＲセットタイミング（Ｓ
ＳＤＢ）により、フリップフロップ１３がリセットされ
て送信側処理要求（Ｓ ＲＯ）がオフとなる。フリップ
フロップ１０にセットされたデータ（ＳＤＢ）は次のＳ
ＴＭで７リツプフロプ１１にセットされＳＤとして回線
に送出される。このとき同時にその前にＲＤとして受信
されフリップフロップ１２にセットされていたデータが
７リツプフロツブ１０にセットされ、再びフリップフロ
ップ１３がセットされてＳＲＯが発出される。
以上の回路動作によシ、１回の送信側処理要求で送受信
の処理が同時に行なわれる０また、処理要求信号作成用
の７リツプフロツブも従来のように２個設ける必要は無
く１個で良い。
の処理が同時に行なわれる０また、処理要求信号作成用
の７リツプフロツブも従来のように２個設ける必要は無
く１個で良い。
第４図はタイムチャートであって、第２図に示す１実施
例の前述した回路動作に係る各信号の時間関係を示−し
ている。第４図中の５ＤＢＩ、５ＤＲ２等の数字は次に
送信すべきデータ（ＳＤＲ）の共通制御部からの到来順
序を示すもので、ＲＤＢＩ、ＲＤＢ２等についても同様
に、回線からの到来順序を示しているものである。
例の前述した回路動作に係る各信号の時間関係を示−し
ている。第４図中の５ＤＢＩ、５ＤＲ２等の数字は次に
送信すべきデータ（ＳＤＲ）の共通制御部からの到来順
序を示すもので、ＲＤＢＩ、ＲＤＢ２等についても同様
に、回線からの到来順序を示しているものである。
第３図は本発明の他の実施例を示すブロック図であって
、１〜３および９は第２図と同様であり、１４〜１７は
フリップフロップである。
、１〜３および９は第２図と同様であり、１４〜１７は
フリップフロップである。
この実施例は、第２図の実施例が送信側処理要求（ＳＤ
Ｏ）によシ送受信処理の依頼を同時に行々つているのに
対し、受信側処理要求（ＲＲＯ）によシ送受信処理を同
時に共通制御部に依頼していることと、送受信データ？
、（ツ７アリングする際のフリップフロップの使い方
が異なる外は第２図の場合と同様である。
Ｏ）によシ送受信処理の依頼を同時に行々つているのに
対し、受信側処理要求（ＲＲＯ）によシ送受信処理を同
時に共通制御部に依頼していることと、送受信データ？
、（ツ７アリングする際のフリップフロップの使い方
が異なる外は第２図の場合と同様である。
第５図はタイムチャートであって、第３図に示した実施
例の回路動作に係る各信号の時間関係を示している。
例の回路動作に係る各信号の時間関係を示している。
（６）発明の詳細
な説明したように本発明のビット送受信。
回路によれば、送信または受信に際する１回の処理要求
で、送受信両方に係る処理が行なら共通制御部や制御用
プロセッサの負担が軽く、その処理能力が向上する利点
がある。また処理要求信号を保持するフリップフロップ
も１個を設けるのみで良いから、ハードウェア鷲も少な
くて済む利点があるので効果は大である。
で、送受信両方に係る処理が行なら共通制御部や制御用
プロセッサの負担が軽く、その処理能力が向上する利点
がある。また処理要求信号を保持するフリップフロップ
も１個を設けるのみで良いから、ハードウェア鷲も少な
くて済む利点があるので効果は大である。
第１図は、従来のビット送受信回路の例を示すブロック
図、第２図は本発明の１実施例のブロック図、第３図は
本発明の他の実施例を示すブロック図、第４図および第
５図タイムチャートである。 １・・・・・・・・・立ち上がシ／立ち下がシ・検出回
路、２・・・・・・・・・アンド・ゲート、３・・・・
・曲インバータ、４〜８．１０〜１７・・・聞・・７リ
ツプフロツプ、９・・・・・・・・・オア・ゲート 第１図 第２図
図、第２図は本発明の１実施例のブロック図、第３図は
本発明の他の実施例を示すブロック図、第４図および第
５図タイムチャートである。 １・・・・・・・・・立ち上がシ／立ち下がシ・検出回
路、２・・・・・・・・・アンド・ゲート、３・・・・
・曲インバータ、４〜８．１０〜１７・・・聞・・７リ
ツプフロツプ、９・・・・・・・・・オア・ゲート 第１図 第２図
Claims (1)
- 同一同期系のクロックタイミングに従って、ディジタル
データを１ビツトずつ送受信する装置において、受信デ
ータビットと送信データビットを交互に保持する共通の
バッファを設け、共通制御部又−は制御プロセッサへの
１回の処理要求により該バッファを介して同時に受信デ
ータビットと送信データビットの受け渡しを補記共通制
御部又は制御プロセッサとの間で行なうことことを特徴
とするビット送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214475A JPS60106251A (ja) | 1983-11-15 | 1983-11-15 | ビツト送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214475A JPS60106251A (ja) | 1983-11-15 | 1983-11-15 | ビツト送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106251A true JPS60106251A (ja) | 1985-06-11 |
Family
ID=16656334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214475A Pending JPS60106251A (ja) | 1983-11-15 | 1983-11-15 | ビツト送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536311U (ja) * | 1991-10-17 | 1993-05-18 | 盛輔 松浦 | レベル測定用スケール |
-
1983
- 1983-11-15 JP JP58214475A patent/JPS60106251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536311U (ja) * | 1991-10-17 | 1993-05-18 | 盛輔 松浦 | レベル測定用スケール |
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