JPS6010668B2 - 可変長オペランドの取出制御機構 - Google Patents

Description

【発明の詳細な説明】 本発明はキャッシュ並びに主記憶のキャッシュ・バイパ
スからデータを取出すことに係り、また次の命令の復号
と並行して、（可変長オペランドを実行するに必要な順
序で取出データを要求し、受取り、そしてバッファする
如き）複数の浮動式オペランド・アドレス・レジスタ及
びオペランド・バッファの順序づけを制御することに係
る。

発明の背景 ｍＭシステム／３７０モデル１６８の如き大形商業プロ
セッサでは、主記憶制御機構（ＰｒｏｃｅｓｓｏｒＳｂ
ｒａ袋ＣｏｎｔｒｏＩＦｕＭｔｉｏｎ：以下「ＰＳＣＦ
」と略す）と命令前処理機構（ｌｍｔｍｃｔｉｏｎ Ｐ
ｒｅ−ＰｎにｅＳＳｉｎｇＦ肌ｃｔｉｏｎ：以下「ＩＰ
ＰＦ」と略す）との間に設けられるデータ転送用のバス
はダブルワードの幅を有している。

従って、大量のデータが転送されねばならない場合、多
数のダブルワ−ド・サイクルが取られることになる。キ
ャッシュ（高速バッファ記憶）が凶ＣＦ中に設けられる
場合には、主記憶からキャッシュヘロ−ドすることがで
きる最小量のデータである「ライン」のサイズを、ダブ
ルワードの２の累乗倍（２，４，８，又は１６）に取る
のが普通である。このラインＧサイズはシステムの性能
を最適化するように選ばれる。ライン・サイズを小さく
取ると多数のラインを転送する必要があるために性能の
低下を招くことがあり、また逆にライン・サイズを大き
く取るとライン転送に長い時間を要するためにかえって
性能の低下を招くことがある。さらに、バス−サイズと
ライン・サイズは異なっているので、キャッシュへ１ラ
インをロードするためには複数のサイクルを要し、しか
もこれらのサイクルの間、キャッシュへ転送中のライン
をプロセッサが利用できないという問題がある。先行技
術 命令ユニットへ供給される記憶データのアクセス速度を
改善するために、キャッシュを使用することは先行技術
において周知である。

たとえば、米国特許第３５６９９斑号には、主記憶から
キャッシュへの転送をキャッシュ・フロックと呼ばれる
データ群を単位として行い、その際、主記憶とキャッシ
ュの間にあるバスの幅に依存して１ラインを一連の並列
サブラィンとして取出すことが示されている。このサブ
ラィンは、種々の状況に応じて、バイト、ワード、ダブ
ルワ−ド又は４ワードのいずれかに等しく選ばれる。Ｉ
ＢＭシステム／３７０モデル１班の如き大形のプロセッ
サでは、サプラィソとしてダブルワードが使用される。
また、米国特許第３＄機２９号、第斑０路斑号、第斑９
６４１９号等の先行技術には、或るラインを取出してい
る間に、要求されたサブラィン（これは必ずしもライン
中の第１サプラィンでなくてもよい）をキャッシュへ転
送すると同時に、命令ユニットへも転送することが示さ
れている。しかし、本発明のように、転送中ラインのう
ち要求されたサブラィンから始まって最上位アドレスを
有するサブラインに至るまでの他のサプラインを、命令
ユニット及びキャッシュの双方へ同時的に転送すること
については、これら先行技術には何も示されていない。
本発明の１側面によれば、各サブラィンがキャッシュへ
転送されるとすぐに、ＩＰＰＦは最も望ましいサプライ
ンのすべてをアクセスとすることができる。本発明のよ
うに、ライン転送が完了する前に、転送中ラインの第１
サブラィンを除く任意のサブラィンを命令ユニットヘア
クセス可能にするという先行技術は知られていない。事
実、既知の先行技術には、ライン転送中にキャッシュの
アクセスを禁止するという技術が示されているにすぎな
い。たとえば、米国特許第３７０５３磯号はこの類型に
属し、キャッシュ中の異なるブロック、すなわち完成さ
れたラインへのアクセスのみを許容する技術を示してい
るにすぎない。また米国特許第３４６２７４４号には、
最初の命令の前処理の間に、命令ユニットによって主記
憶から要求された諸オペランドへ諸タグを割当てるとと
もに、これらのオペランドを処理すべき実行ユニット中
の諾しジスタへ前記タグを割当てるようにしたオペラン
ド処理技術が示されている。

詳述すれば「各オペランドが主記憶から共通データ・バ
スに到着する際、このオペランドへ割当てられたタグが
すべてのレジスタへ放送（ｂｒｏａｄｃａｓｔ）される
。このタグを割当てられたレジスタは放送されたタグと
の比較一致に応答して付勢され、かくて受取られたオペ
ランドは共通データ・バスからこの付勢済みのレジスタ
へ入力ゲートされ、このようにしてこの命令の実行を完
了することができる。この共通データ・バス方式は本発
明とは完全に異なる。先行技術でもあるＢＭシステム／
３７０モデル１６８は、本発明とは異なる方法を使用し
ている。

このプロセッサは、主記憶から取出されたダブルワード
をバッファすることができる８バイトのオペランド．バ
ッファを２個備えている。キャッシュへ或るラインが取
出される際このラインの１ダブルワードだけが主記憶か
らＩＰＰＦへ直接に転送されるのに対し、他のダブルワ
ードはこのラインの転送が完了した後でなければキャッ
シュからＩＰＰＦへ転送することができない。１ダブル
ワードより大きいオペランドを必要とする命令について
は、ＩＰＰＦは最初のダブルワードを敬出すだけである
。

このオペランドの後続ダブルワードは、マイクロプログ
ラムの制御下で、実行機構（ＥｘｅｃｕｔｉｏｎＦｕｎ
ｃｔｉｏｎ：以下「ＥＦ」と略す）によって取出される
。データを正しいバイト境界へ合せたり、相異なるダブ
ルワードからのデータを連結したりする操作も、マイク
ロプログラムの制御下で、ＥＦ内部で行われる。ＩＢＭ
システム／３７０モデル１６８においてこのようにして
処理されるＬＭ（多重ロード）命令や、ＭｙＣ（移動）
、ＮＣ（論理積）、ＯＣ（論理和）、ＸＣ（排他論理和
）又はＣＬＣ（論理比較）の如きＳＳ（Ｓｔｏｒａｇｅ
ーリーＳｔｏｗｇｅ：記憶城間）論理命令については、
ＬＰＰＦとＥＦの間の並行処理が禁止されるので、復号
されたこの種の命令の実行が完了するまでｍＰＦは後続
命令を復号することができない。発明の要約キャッシュ
・ミスが生じた際のプロセッサの性能を強化するために
通常取られている方法は、ｍＰＦによって要求されたサ
プラィンを主記憶から敬出し、このサブラィンをキャッ
シュへ書込むと同時に、これをＩＰＰＦへ送るというも
のである。こうすることにより、ｍＰＦは要求されたサ
プラィンを可能な限り速かに受取ることができる。一般
に、後続サブラィンの各々に対するＰＳＣＦの取出はこ
の最初の取出に続いて当該ラインの終端に至るまで順次
に行われ、そしてこれらのサブラィンはＩＰＰＦによっ
て動的に割当てられた浮動式オペランド・バッファへ転
送される。次いで、このライン取出は当該ラインの始端
へ戻り、そこから最初に取出されたサブラィンに至るま
での残りのサプラィンを取出すように継続されるけれど
も、該残りのサプラィンはＩＰＰＦ中のどの浮動式オペ
ランド・バッファにも転送されない。そのかわり、この
ライン全体がキャッシュへ転送される。たとえば、或る
ラインが８個のダブルワード０及至７を含み且つダブル
ワード３に対する取出要求がキャッシュ・ミスを生ぜし
めるものとすれば、これらのダブルワードは３，４，５
，６，７，０，１，２の順序で取出され、これらのうち
ダブルワード３乃至７がＩＰＰＦへ利用可能となる。も
しこの例においてキャッシュ・ヒットが生ずるならば、
ＩＰＰＦが要求したダブルワード３乃至７がキャッシュ
から直接に得られることになる。

従って、本発明によれば、キャッシュ・ミスの場合には
ＩＰＰＦは主記憶中の要求データを直接にアクセスする
ことができ、またキャッシュ・ヒットの場合にはキャッ
シュ中の要求データをアクセスすることができるので、
先行技術のキャッシュに見られるような転送中ラインを
アクセスするための遅延を排除することが可能となる。
本発明の側面に従って、主記憶から受取られた諸サブラ
ィンをバッファするためにそれぞれダブルワードの容量
を有する複数のオペランド・バッファを設け、これらの
オペランド・バッファを浮動式に割当てることが行われ
る。

ｍＭシステム／３７０の諸命令ＬＭ，ＭＶＣ，ＮＣ，Ｏ
Ｃ，ＸＣ及びＣＬＣについて、ＩＰＰＦはオペランドの
サブラィン全部を受取り、ＰＳＣＦのシフタを使用して
これらのサブラィンを所望の境界へ位置合せし、そして
割当てられたオペランド・バッファへ諸バイトを入力ゲ
ートすることによって相異なるサブラィンからのデータ
を連結するように動作する。或る命令に対するオペラン
ドのサブライン全部を一旦要求してしまうと、ｍＰＦは
、並行的に実行することができる先行命令がいつ実行さ
れるかということに拘わりなく、後続命令のためのオペ
ランド取出を行うことができる。ＭＣＦとＩＰＰＦの間
の通信は次のように設定される。

すなわち、ＩＰＰＦの取世襲求は、浮動式オペランド・
バッファと対をなす浮動式オペランド・アドレス・レジ
スタによって開始される。ＩＰＰＦは取出要求アドレス
及び取出要求制御信号をＰＳＣＦへ送る。もしデータが
キャッシュから利用可能であれば、このデー外ま笛ＣＦ
とＩＰＰＦ間の他の制御信号を要することないこ２サイ
クル後にプロセッサへ送られる。もしこのデータをキャ
ッシュから利用することができなければ、ＰＳＣＦはｍ
ＰＦの待機を通知するめにＩＰＰＦへ「取出遅延」信号
を送る。その後、データが到着する前に、ＭＣＦはＩＰ
ＰＦへ「偽ＣＦ前進一宿号を送る。ＰＳＣＦによって複
数のダブルワードが復帰（ｒｅｔｍｎ）されんとすると
き、ＰＳＣＦは、各ダブルワードを送る前に「ＰＳＣＦ
前進」信号を上昇させる。この信号の待機を停止する時
機をＩＰＰＦに通知するために、前記遅延された取出の
開始時に「取出進行中」信号がオンに転じられ、またそ
の終了後にこの信号がオフに転じられる。このことは（
当該ラインで最上位アドレスを有するダブルワー日こ対
する）最後の「ＭＣＦ前進」信号と同時又はその後でも
よい。この機構を動作させる制御論理は２つに分けられ
る。

第１のものは、複数のダブルワードを復帰させるために
ＰＳＣＦに設けられた諸回路である。第２のものは、複
数のダブルワードを要求し、受取り、そして保持するた
めにＩＰＰＦに設けられたアドレス・オペランド対（Ａ
ｄｄｒｅｓｓＯｐｅｒａ肘Ｐａｉｒ：以下「ＡＯＰ」と
略す）と呼ばれる浮動式オペランド・アドレス・レジス
タ及び浮動式オペランド。バッファの対と、これらのＡ
ＯＰを各オペランドごとに受取られる複数のダブルワー
ドと関連づけ且つ順序づけるための諸制御とから成る。
偽ＣＦは、主記憶からＩＰＰＦへ複数のダブルヮ‐ドを
通過させるとともに、ｍＰＦへ必要な諸制御信号を供給
するための複数の制御を含む。

鴨ＣＦが各ダブルヮ‐ドｌこ対する取出要求を受取る場
合、俺ＣＦはこの要求に関連する諸制御ビットをソース
／シンク・ユニット制御フィールドに置き、これによっ
て要求された最初のダブルワード、当該ラインの終端に
あるダブルワード及びこのラインについて取出されるべ
き最後のダブルワードを識別する。

各ダブルワードが主記憶から出力される際、偽ＣＦは、
要求された最初のダブルワードから当該ラインの終端に
あるダプルワ−ドに至るまでの各ダブルワ−ドを、ＩＰ
ＰＦへ直接的に通過させる。これに対し、当該ラインの
始端から始まる後続ダブルワードは、ＩＰＰＦには通過
されない。ＩＰＰＦ中のオペランド制御は、ＡＯＰと呼
ばれる浮動式オペランド・アドレス・レジスタと浮動式
オペランド・バッファの対を複数組含む。

ＡＯＰの各々は、門ＣＦから１ダブルワードの取出を要
求してそのダブルワードを受取るとともに、命令実行の
ためにＥＦ‘こよって必要とされるまでこのダブルワー
ドをバッファすることができる。或る幾つかの命令（た
とえば、ＬＭ，ＭＶＣ，ＣＬＣ，ＸＣ、等）については
、押ＰＦは、最大３３ダブルワードまでの複数のダブル
ワードを有するオペランドを取出す。ＡＯＰの各々は、
ダブルワード要求の各々へ割当てられる。

同一オペランド中の複数のダブルワードへ割当てられた
諸ＡＯＰは、それらを表わす複数のＡＯＰステータス・
ラツチに保持されたバック・ポィンタのチェーンによっ
て互いに連結される。ＡＯＰステータス・ラッチの各々
は「先行識別子ハすなわち「先行ＩＤ」と呼ばれるバッ
ク・ボィンタを受取ることができ、これにより同一オペ
ランドのチェーンにおいて先行する隣接ダブルワードへ
割当てられた他のＡＯＰを識別する。或るＡＯＰに対す
る取出が遅延された場合、どのＡＯＰが凶ＣＦから次の
ダブルワードを受取るべきかを記録するために、ＡＯＰ
ステータス・ラッチに「前進ｍ」が記憶される。次の「
ＰＳＣＦ前進Ｊ信号が受取られる場合、「前進ｍ」は諸
ＡＯＰステータス・ラッチに記憶された「先行ＩＤ」と
比較され、これにより「前進ｍ」に等しい「先行ｍ」が
存在するか否かが決定される。

もしいずれかの「先行ＩＤ」が等しければ、これを保持
するＡＯＰステータス・ラツチによって表わされたＡＯ
Ｐは次のダブルワードを受取るべき次のＡＯＰでなけれ
ばならない。かくて、該次のＡＯＰのｍはチェーンにお
ける次の後続ＡＯＰを決定するための「前進ＩＤ」とな
るので、この手順を繰返せば当該オペランドに対する諸
ＡＯＰの順序全体を決定することができる。従って、も
しＰＳＣＦが他のダブルワードに対する「鴨ＣＦ前進」
信号を送るならば、このダブルワードは次の後続ＡＯＰ
へ向けられることになる。このプロセスは、ＰＳＣＦが
「取出進行中」信号を下降させるか又はチェーンの終り
を指示する「ＡＯＰ比較一致」信号が存在しなくなるま
で、継続されることになる。実施態様の概要 本発明は、ＢＭシステム／３７０の命令ＬＭ（多重ロー
ド）、ＭＶＣ（移動）、ＮＣ（論理積）、ＯＣ（論理和
）、ＸＣ（排他論理和）、ＣＬＣ（論理比較）、ＭＮＺ
（ゾーン移動）及びＭｙＮ（数字移動）を処理する際、
そのオペランド取出と実行機能との間の並行動作を可能
にすることによって、プロセッサの性能を改善せんとす
るものである。

さらに本発明は、これらのＭＶＣ，ＮＣ，ＯＣ，ＸＣ及
びＣＬＣ命令に対する取出動作の間に第１及び第２の可
変長オペランドの位置合せを行い、該オペランド位置合
せした状態でＥＦ（実行機構）へ供筋会することによっ
て、プロセッサの性能を改善せんとするものである。

ＬＭ命令の場合、オペランドの取出動作中に１対の汎用
レジスタへ８バイトのオペランドがロードされるように
位置合せを行うと、ＥＦ自体はこの位直合せを行う必要
がなく、従ってそのために遅延されることがないので、
これによりプロセッサの性能を改善することができる。
以下詳細な実施態様のデータ流に含まれる主要な構成要
素について簡述する。

０ー 塔ＣＦ（主記憶制御機構）に設けられた多重ダブ
ルワードのバイパス制御。

これは、主記憶から取出された諸ダブルワードをダブル
ワード境界でｍＰＦへ通過させることができる。‘２’
ＰＳＣＦのバツフア・デ−夕・バス・アウト（Ｂｕｆ
企ｒＤａねＢ船○山：以下「ＢＤＢＯ」と略す）に設け
られたシフタ。

このシフタは取出されたダブルワードをバイト境界に合
せて左シフトするとともに、このダブルワードの左端か
らシフト・オフされた任意のバイトを該ダブルワードの
右端へ再挿入することができる。このシフト動作はＩＰ
ＰＦから供給される３ビットの「シフト量」信号によっ
て制御される。この信号はダブルワードを左シフトすべ
きバイト数を指定し、要求された可変長オペランドのバ
イト・アドレスにある最下位３ビットによって形成され
る。‘３’ ＩＰＰＦに設けられた６個のＡＯＰ。

この各々は１個のオペランド・アドレス・レジスタ（Ｏ
ｐｅｒａｎｄ Ａｄｄｒｅｓｓ Ｒｅｇｓｔｅｒ：以下
「ＯＡＲＪと略す）と１個のオペランド・バッファ（Ｏ
ｐｅｒａｎｄＢｕＨｅｒ：以下「ＯＰ」と略す）から成
り、それぞれ８バイトをアドレスし、受取り、そして保
持することができる。

各ＡＯＰ中のＯＡＲは、主記憶中にある要求された任意
のバイトをアドレスするためのバイト・アドレスを保持
する。ＯＡＲに保持されたアドレスは取出要求を介して
俺ＣＦへ送られ、そこでアドレスされたバイトを含む単
一のダブルワードを取出すために使用される。このダブ
ルワードは常にダブルワード境界にあり、従ってＰＳＣ
Ｆの要求アドレスはダブルワード・アドレスであって、
このダブルワード中のバイトを指定すべき下位３ビット
を無視する。もし要求されたダブルワードがキャッシュ
中にあれば、このダブルワードはＰＳＣＦによってキャ
ッシュから取出され、さもなければ主記憶から取出され
る。取出されたダブルワードはＢＤＢＯを介してｍＰＦ
へ送られ、そしてその諸バイトは１個又は２個のＡＯＰ
へ選択的に入力ゲートされる。この入力ゲート動作は、
ＢＤＢＯから各ＡＯＰ中の各ＯＰへバイト単位で行われ
る。つまり、ＢＤＢＯ上の或るバイトが或るＡＯＰ中の
ＯＰへ入力ゲートされるのに対し、ＢＤＢＯ上の他のバ
イトは他のＡＯＰ中のＯＰへ入力ゲートされることがあ
るということである。このようにして入力ゲートされた
任意のＯＰを選択し、その内容をＥＦ中の作業レジスタ
、すなわちＡ及びＢレジスタヘゲートすることができる
。■ オペランド取出ブロックに設けられたアドレス増
数器。

任意のＣＡＲに置かれたアドレスはこの増数器へゲート
され、そこで０又は８を加算された後、６個のＯＡＲの
うち任意のものへゲートされうる。このアドレス増数器
は、ｍＰＦにおける他の機能のためにも使用される。

ＩＰＰＦによって行われる可変長オペランドの取出動作
には、２種類のものがある。

第１のものはソース・オペランド（第２オペランド）を
取出すので、以下では単に「ソ−ス取出」と呼ばれる。
第２のものは行先オペランド（第１オペランド）を取出
す関係上、以下では単に「行先取出」と呼べれる。これ
ら２種類の敬出動作がともに活勢である場合は、その各
々は最大３個までのＡＯＰを使用することができる。こ
れに対し、ＬＭ又はＭＮＣの如き命令についてソース取
出動作のみが活勢である場合は、この動作のために利用
可能なすべてのＡＯＰを使用することができる。行先取
出動作が常に零のシフト量を使用する点を除くと、ソー
ス及び行先取出動作は全く同じである。ソース取出動作
は、命令が復号された時間の命令のために開始される。
この時間には、このフィールドの第１バイト量が置かれ
るＡレジスタ中のバイト位置及び該第１バイトの主記憶
バイト位置を考慮して、そのシフト量が決定される。こ
の第１バイトの主記憶バイト位置は、第２オペランド・
アドレスの下位３ビットを調べることによって決定され
る。命令ＭＶＣ，ＮＣ，ＯＣ，ＸＣ及びＣＬＣについて
は、第２オペランドは第１オペランドと位置合せされて
いると考えられるので、第１バイトが置かれるべきＡレ
ジスタ中のバイト位置は第１オペランド・アドレスの下
位３ビットによって決定される。ＬＭ命令については、
第１オペランド・アドレスの下位３ビットは、ロードさ
るべき第１レジスタが偶数又は奇数番号のどちらである
かに依存して、０００又は１００の値を取る。かくて、
シフト量を決定するには、第２オペランド・アドレスの
下位３ビットから第１オペランド・アドレスの下位３ビ
ットを減算するとともに、上位ビット位置からの桁上げ
を無視すればよい。たとえば、もし第１オペランド・ア
ドレスが０１０で終了し、そして第２オペランド・アド
レスが１０１で終了すれば、１０１から０１０を減算し
た値は０１１である。つまり、第２オペランドを第１オ
ペランドと位置合せするためには、第２オペランドを３
バイトだけ左シフトせねばならないということである。
ＭＶＺ命令及びＭＶＮ命令については、位置合せは行わ
れないから、シフト量は零へセットされる。このシフト
量は保持され、主記憶に置かれたオペランド‘こ関係す
るすべての取出のために使用される。さらに、第２オペ
ランド・アドレスと第１オペランド。アドレスが比較さ
れ、その結果、もし前者が後者より大きければ、第１オ
ペランドの取出が繰返される。この点については以下で
説明する。命令の復号時には、オペランドを取出すたに
何回のダブルワード取出を遂行する必要があるかという
ことが決定される。

この回数は２つの数値を加算することによって決定され
る。最初の数値Ｌは命令のＬフィールドから導かれる８
ビットの長さ値である。これはオペランドのバイト数よ
り１だけ少ない２進数であり、ｍＰＦによって他の目的
のために発生される。数値Ｌへ加算される８ビットの値
Ｄは次のようにして発生される。すなわち、この数値Ｄ
の上位４ビットは零であり、次のビットは最初の取出が
重複（ｄｕｐｌｉｃａに）されるときは１であり、最後
の３ビットはオペランド開始アドレスの下位３ビットで
ある。これらの数値が加算される場合、上位ビット位置
からの桁上げが保持され、９ビットの和の上位ビットに
なる。この９ビットの和のうち、下位３ビットが捨てら
れて６ビットの結果値が得られる。この結果値は、遂行
すべきダブルワード取出の全回数よりも１だけ少ない。
この結果値はカウン外こ置かれ、そこで（最初の取出を
除く）各取出ごとに減数されるので、これにより取出動
作を停止すべき時機を制御することができる。たとえば
、或るオペランドが３５ゞィトを含み、最初の取出は重
複されず、そのアドレスの下位ビットは１０１であるも
のと仮定する。そうすると、Ｌは００１０００１０に等
しく、Ｄは０００００１０１に、その和は０００１００
１１１に、そして結果値は０００１００に等しくなるか
ら、最初の取出の後に４回のダブルワード取出が行われ
劉まならない。命令が復号されるとき、そのオペランド
・アドレスが計算され、利用可能な１個のＡＯＰに置か
れるので、これに基づいてＰＳＣＦへの取出要求が開始
される。

このＡＯＰに関連する制御には、シフト量を記憶し、こ
の制御に関連する特定の命令を記憶し、そして当該ＡＯ
Ｐがこのフィールドへ割当てられた最初のＡＯＰである
ことを記憶するように、ステータス情報がセットされる
。次いで、プロセッサ中の優先順位が許容する場合「他
のＡＯＰが割当てられて開始されることになる。

こうするためには、最後に開始されたＡＯＰ中のアドレ
スを増数器へゲートし、通常はこのアドレス８を加算し
、このようにして増数されたアドレスを開始さるべき次
のＡＯＰへゲートすることが必要である。次のＡＯＰに
関連する制御はシフト量をセットされ、そして各ＡＯＰ
について設けられたラツチはその特定のＡＯＰに対する
３ビットの「先行ＩＤ」を保持する。この「先行１０」
は、該特定のＡＯＰの前に開始されたＡＯＰを識別する
ものである。取出さるべき諸ダブルワードへ複数のＡＯ
Ｐを割当てるというこの手順は、ＡＯＰが利用可能であ
る間は、換言すれば最大数のＡＯＰが開始されてしまう
まで、継続されるのである。任意のＡＯＰはその開始時
に所与のダブルワード‘こ動的に割当てられる。これと
同様に、任意のＡＯＰはその受取られたダブルワードを
ＥＦへ転送した後にリセットされると、その割当を動的
に外される。割当を外された任意のＡＯＰは、処理中の
任意のオペランド・チェーンにおける割当てのたに利用
可能となる。かくて、複数のバック・ポィンタによって
連結された諸ＡＯＰのチェーンが存在する場合、このチ
ェーン中の各ＡＯＰは次の上位アドレスを有するダブル
ワードを取出す。最初の取出を重複させるようなチェー
ンは通常のチェーンとは異なる。というのは、このよう
なチェーンでは第２のＡＯＰが開始されたとき、その要
求アドレスは増数されず、従ってかかる重複的な取出チ
ェーンにおける最初の２個のＡＯＰは同一ダブルワード
を取出すからである。ＰＳＣＦがこのようにして取出さ
れた諸ダブルワードを諸ＡＯＰへ送る場合、該ダブルワ
ードは的ＣＦの制御が指示する量だけ笛ＣＦによってシ
フトされている。

もし所与のダブルワードが最初のＡＯＰに対するもので
あれば、該ダブルワードは該ＡＯＰ中のＯＰへ完全に入
力ゲートされよう。しかし、もしこれが最初のＡＯＰで
はなく、しかもこのダブルワードが循環バイト（ＢＤ８
０の左端からシフト・オフされ且つその右端へ再挿入さ
れたバイト）を有するならば、これらの循環バイトは、
該バイトがＢＤＢＯ上のダブルワードで有していたと同
じバイト位置において、先行するＡＯＰ中のＯＰへ入力
ゲートされることになる。残りのバイト、すなわち循環
シフトされなかったバイトは、該バイトがＢＤＢＯ上の
ダブルワードで有していたと同じバイト位置において、
当該ダブルワ−ドを要求したＡＯＰ中のＯＰへ入力ゲー
トされる。命令の実行がＥＦで一且開始してしまうと、
充満状態にある諸ＡＯＰ中のＯＰはＥＦによって必要と
される順序でその作業レジスタ、すなわちＡ及びＢレジ
スタへ入力ゲートされる。命令のオペランドのためにチ
ェーン中の最後のＡＯＰが開始されると、オペランド取
出を必要とする他の命令を復号することが許容されてそ
の取出が開始され、またこれと並行して、ＥＦの内部で
は先にオペランドを取出された先行命令について実行が
継続される。

実施態様の詳細な説明 第１図は由Ｍシステム／３７０のアーキテクチヤを使用
した計算機システムを示す。

１／０ブロックＡＩ７はこのシステムへ接続されるすべ
ての１／０論理回路及び装置（たとえば、チャネル及び
１／０装置）を表わす。

１／０ブロックＡＩ７はその制御情報をＥＦＡＩ５から
受取り、そのデータをＰＳＣＦＡＩ３と授受する。

偽ＣＦ ＡＩ３は主記憶（ＭＳ）ＡＩ６とデータを授受
するに必要なすべての論理回路を含む。

さらに、確ＣＦ ＡＩ３は、仮想アドレスを実アドレス
へ変換するための論理と、プロセッサによって現に使用
されている情報を保持してその高速アクセスを可能とす
るキャッシュを含む。主記憶ＡＩ６は、このシステムへ
接続されるすべての主記憶を表わす。

諸ブロックＡＩ０，ＡＩｌ，ＡＩ２及びＡ９はこのシス
テムのＩＰＰＦ Ａ７を構成し、−層具体的にはブロッ
クＡＩＯ‘ま命令取出（１−ＦＴＨ）を遂行し、ブロッ
クＡＩ Ｉは命令復号（１−ＤＥＣ）を遂行し、フロッ
クＡＩ２は命令の待ち行列（１−Ｑ）であり、ブロック
Ａ９はオペランド取出（ＯＰＮＤＦＴＨ）を遂行する。
従って、ｍＰＦＡ７は諸命令を取出し、該命令を復号し
、そしてＰＳＣＦＡ１３からそのオペランドを取出すよ
うに動作する。所与の命令がＥＦＡＩ５へ転送されると
き、そのオペランドは利用可能となっていることが多い
ので、この場合にはその処理を直ちに行うことができる
。ＩＰＰＦＡ７は処理中の複数の命令を同時に保持する
ことができる。命令取出ブロックＡＩＯは、ＰＳＣＦ
ＡＩ３から命令を取出すための論理と、命令復号ブロッ
クＡＩＩによって必要とされるまでこれらの命令を保持
するための論理とを表わす。

このブロックＡＩＯは、分岐命令が処理されているとき
、その目標ストリーム及び正規ストリームの両方から命
令を取出すことができる。命令復号ブロックＡＩＩは、
命令の復号に関係するすべての論理を表わす。

このブロックＡＩＩは１個の命令レジスタを含み、議し
ジスタは命令取出ブロックＡＩＯから命令を１個ずつ受
取り、該命令が復号されるまでこれを保持する。所与の
命令を復号する場合には、システム中の多数のィンタロ
ック条件を調べ、これに基づいて、この命令の実行に備
えてｍＰＦＡ７で遂行されねばならない動作を特定のサ
イクルで開始することができるか否かを決定する必要が
ある。このブロックＡＩＩは、特定の命令の有効アドレ
スを計算するに必要な論理も含む。もし特定の命令が復
号可能であるということが判明すれば、バスＡ４を介し
て「復号成功」信号が生ぜられ、この信号に応じて所定
の動作が開始される。もし特定サイクルの間にこの命令
を復号できないということが判明すれば、この命令は１
サイクル余計に命令レジスタに保持されるので、この命
令が復号可能であるか杏かを後続サイクルで決定するこ
とができる。各命令はプログラムによって論理的に呼出
される順序で復号されるが、その際、分岐の経路を仮定
することが行われる。もし実際の分岐経路が仮定した経
路と違うことが判れば、この間違った経路で処理された
すべての命令がリセットされ、然る後「実際の分岐経路
に沿った動作が再開される。所与の命令が成功裡に復号
されると、この命令は命令復号ブロックＡＩＩから命令
待ち行列ブロックＡ１２へ転送され、そしてオペランド
の取出が必要であれば、その有効アドレス及び適当な制
御信号がバスＡ４を介してオペランド取出ブロックＡ９
へ送られる。２バイト及び４バイト長の命令については
、復号サイクルとして１サイクルだけが必要であるにす
ぎない。

しかし、６バイト長の命令については、オペラソドの各
々に関連して１サイクルずつ、つまり２復号サイクルが
必要である。オペランドの敬出は、これら復号サイクル
の各々ごとに開始されうる。しかし、この命令は第２復
号サイクルまで命令待ち行列ブロックＡＩ２へ移動ごれ
ない。命令待ち行列ブロックＡＩ２は、復号から完全な
実行まで諸命令を保持する如き命令待ち行列論理を表わ
す。

このブロックＡＩ２は４個の待ち行列位置に１個ずつ、
計４個の命令を保持することができ、そのうちの１個は
実行中でもよい。また待ち行列位置は簡単なラウンド・
ロビンの様式で使用される。２ビットの「待ち行列入力
ポィンタハすなわち「Ｑ入力ポインタ」は次にロードさ
るべき待ち行列位置を指定し、命令が命令待ち行列ブロ
ックＡＩ２へ移動されるたびに１ずつステップされる。

２ビットの「待ち行列出力ポインタハすなわち「Ｑ出力
ポインタ」はＥＦＡＩ５へ送られるべき次の待ち行列位
置を指定し、命令の実行が開始するたびに１ずつステッ
プされる。

また所与の命令がＥＦＡＩ５へ移動して第１実行サイク
ルに１サイクルだけ先行する場合には、「ＯＰ分岐取得
」信号が発生される。ＥＦＡＩ５は、シフトや加算等の
諸命令を実行するに必要なすべての論理を表わす。

この論理は、各命令がどのように実行さるべきかを決定
する処の制御記憶中のマイク。プログラムによって制御
される。ＥＦＡＩ５は、プログラムによって呼出された
順序で、各命令を順次に実行する。１サイクルで実行す
ることができる命令に遭遇した場合、該命令は命令待ち
行列ブロックＡＩ２からＥＦＡＩ５へ通過され、そこで
各命令あたり１サイクルの速度で実行される。

ＥＦＡＩ５は汎用レジスタへのすべての書込みを処理し
、またすべての割込条件を処理する。ブロックＡＩ４は
システム中の汎用レジスタＧＲを表わす。

これらの汎用レジスタは命令の実行のためにＥＦＡＩ５
によってアクセス可能であり〜実行されようとしている
命令の準備の一部として命令待ち行列ブロックＡＩ２の
制御下でＥＦＡ１５へ謙出され、また有効アドレスを計
算するために命令復号ブロックＡＩＩによって謙出され
る。オペランド取出ブロックＡ９は主記憶ＡＩ６からオ
ペランドを取出すために使用される論理を示す。

このブロックＡ９は後述するように本発明の要部である
。第２図には、前記の諸ブロックＡＩ３，ＡＩｌ，ＡＩ
２及びＡＩ５へそれぞれ接続されたオペランド取出ブロ
ックＡ９のインタフェース・バスＡＩ乃至Ａ６及びＡ８
が略示されている。

これらのバスはそれぞれ次のように定義される複数の線
から成る。バスＡＩ Ｂ２ 一 取出要求 Ｑ９−シフト量 バスＡ２ Ａ２Ａ一 ＰＳＣＦ使用中 Ａ２Ｂ一 ＰＳＣＦ前進 Ａ２Ｃ一 取出拒否 Ａ２Ｄ− 取出遅延 Ａ２８− 取出進行中 Ａ２Ｆ− ＢＤＢ。

バスバスＡ３ Ｅ１８‐ オペランド制御の俺ＣＦ要求 ８３６− オペランド制御の使用中 バスＡ４ Ａ４Ａー アドレス加算器出力 Ａ４Ｂ一 復号成功 Ａ４Ｃー オベランド長 Ａ４Ｄ− 行先取出 Ａ４Ｅ− ソース取出 Ａ４Ｆ− 命令ビット１１ Ａ４Ｇ一 ＭＮＣ，ＮＣ，ＯＣ，ＸＣ，ＣＬＣ復号Ａ４
Ｈ− ＬＭ復号Ａ４Ｊ− ＳＳ第２復号サイクル バスＡ５ Ａ５Ａ− ＯＰ分岐取得 Ａ５Ｂ− Ｑ出力ポインタ Ａ５Ｃ一 Ｑ入力ポインタ バスＡ６ Ａ６Ａ一 Ａレジスタへの主記憶オペランドＡ６Ｂ一
Ｂレジスタへの主記憶オペランドバスＡ８ＲＩ − Ａ
及びＢレジスタへのバス ＧＩ７− Ａレジスタへの入力ゲート ＧＩ８一 Ｂレジスタへの入力ゲート Ｓ２ 一 Ｅクロツク停止 第２図はオペランド取出ブロックＡ９の主要な構成要素
を示す。

詳述すれば、合計６個のＡＯＰ、すなわちＡＯＰ−Ａ乃
至ＡＯＰ−Ｆが設けられ、またその内部にはＡＡＲ−Ａ
乃至ＯＡＲ−Ｆ並びにＯＰ−Ａ乃至ＯＰ−Ｆがそれぞれ
設けられる。

簡単のために第２図にはＡＯＰ−Ａだけが詳細に図示さ
れているが、これはＯＡＲ−Ａ，ＯＰ一Ａ及びそれらの
制御ＣＴＬを含む。これと同様の配列がＡＯＦ−Ｂ乃至
ＡＯＰ−Ｆの各々に設けられる。ＡＯＰの各々は主記憶
Ａ１ ６から取出さるべきダブルワードをアドレスし、
このダブルワードを受取り、そしてＥＦＡＩ５によって
必要とされるまでこれをバッファする。各命令ごとに十
分な数のＡＯＰが割当てられるので、オペランド・フィ
ールド全体を取出し、これを必要に応じてＥＦＡ１５に
供給することができる。ＩＢＭシステム／３７０には、
或る命令のすべてのオペランド取出を後続命令のオペラ
ンド取出の前に遂行しなければならないというアーキテ
クチヤ上の制約がある。

さらに、多くの命令については、オペランドの取出をそ
のフィールドの下位機から上位端へ順次に遂行しなけれ
ばならないという制約もある。このため、或る命令のオ
ペランドを取出すに必要なすべてのＡＯＰは、オペラン
ド取出を必要とする後続オペランドの復号が許容される
前に、割当てられなければならない。たとえば、３ダブ
ルワードの取出を必要とするようなＬＭ命令について考
察する。このような命令の場合、次の命令の復号が許容
される前に、その取出を遂行するために３個のＡＯＰが
割当てられねばならない。これらのＡＯＰのうち最初の
ＡＯＦは、ＬＭ命令が復号されるとき命令復号ブロック
ＡＩＩから受取られる諸信号によって割当てられ、その
動作を開始させる。それと同時に、命令復号ブロックＡ
ＩＩから他の制御信号はソース制御（ＳＲＣＣＴＬ）を
作動させる。オペランド取母ブロックＡ９で優先順位の
条件が許容する場合、ソース制御は他の２個のＡＯＰを
割当ててそれらを開始させる。従って、当該フィールド
の取出に関連する３個のＡＯＰは互いにチェーンされて
いるものと考えられる。ＬＭ命令を実行するための準備
が完了すると、最初に割当てられたＡＯＰにバッファさ
れているデータがＥＦＡＩ５へ自動的に入力ゲートされ
、然る後、ＥＦＡＩ５の要求に応じて割当て済みの他の
ＡＯＰにバッファされているデータがＥＦ Ａ１５へ供
歌給される。多数のＳＳ（Ｓｔはｇｅ−ｔｏ−Ｓｔｏｒ
ａｇｅ：記憶城間）論理命令は主記憶ＡＩ６から２フィ
ールドを取出すことを必要とし、しかも該フィールドの
各々は多数のダブルワードを含むことがあるので、オペ
ランド取出ブロックＡ９は、２種類のチェーンについて
複数のＡＯＰを同時に割当て且つ開始させることが必要
である。

このような理由で、他方のオペランドを扱うために、ソ
ー制御と殆んど同じ構成を有する行先制御（ＤＳＴＣＴ
Ｌ）と呼ばれる第２組の制御が設けられる。ここで、行
先制御は命令の第１（行先）オペランド‘こよって使用
されるのに対し、ソース制御は命令の第２（ソース）オ
ペランドによって使用されるものである。また、オペラ
ンド取出を順序正しく維持しなければならないという制
約と、ＩＰＰＦ Ａ７及び裕ＣＦ ＡＩ３の間のインタ
フェースの制約があるために、オペランド取出ブロック
Ａ９は或る取出を反復しなければならないことがある。
この目的に沿って、必要に応じて或る取出を反復させる
ための再取世論理（ＲＥ−ＦＴＨＬＧＣ）が設けられる
。ＭＣＦ ＡＩ３がキャッシュを参照して取出を遂行す
ることができない場合、ＩＰＰＦＡ７のオペランド取出
ブロックＡ９へデータを復帰させるまでに余分の遅延が
含まれる。

この状況では、ＰＳＣＦ Ａ１ ３との通信を扱うため
にオペランド取出ブロックＡ９中に遅延取出論理（ＤＬ
ＹＤ−ＦＴＨＬＧＣ）が設けられる。ここで、５個の汎
用レジスタヘロードするようなＬＭ命令（ＬＭ ０，４
，ＡＤＲ）の例について考察する。

この例の場合、主記憶ＡＩ６中のデータは、以下の表−
１に示すように、第１バイト「Ａ」を第１ダブルワード
ＤＷＩのバイト位贋「ＡＤＲ」に置かれ、その後に残り
のバイトが置かれる。なお、汎用レジスタの各々は１ワ
ードをそれぞれ保持する。表−Ｉ （主記憶ＡＩ６中のデータ） ＤＷ・「町町 Ａ Ｂ Ｃ Ｄ Ｅ ＤＷ２ Ｆ Ｇ 日Ｉ Ｊ Ｋ Ｌ Ｍ ＤＷ３ ＮＯＰＱＲ Ｓ Ｔ− 性能を向上させるために「オペランド取出ブロックＡ９
は、ＥＦＡＩ５の処理に最適のバイト境界へソース・オ
ペランドを位置合せするめの手段を備えている。

説明中のＬＭ命令の例では、ロードさるべき最初の汎用
レジスタは偶数番号を有し「そして最初の入力ゲートの
際には前記の位置合せによって記憶オペランドの最初の
８バイトがＥＦＡ１５中のＡレジスタへ供給される。次
いで、これらの８バイトは汎用レジスタ・ブロックＡＩ
４に設けられた最初の２個の汎用レジスタへ同時に書込
まれ「然る後、オペランド取出ブロックＡ９から後続デ
ータの要求が与えられると、他の８バイト・グループが
供給され、直ちに汎用レジスタ・ブロックＡ１４にある
２個の汎用レジスタへ書込まれる。もしＬＭ命令によっ
てロードされる最初の汎用レジスタが奇数番号を有する
ものであれば、前記の最適位置合せにより記憶オペラン
ドの最初の４バイトがＡレジスタの最後の４バイト位暦
に供給され、そこから当該汎用レジスタへ書込まれる。
後続データの要求が与えられると、オペランド取出ブロ
ックＡ９は記憶オペランドの後続８バイト・グループを
供Ｖ給し、これを汎用レジスタ・ブロックＡＩ４の汎用
レジスタ対へ書込ませる。この例の場合、書込まるべき
最初の汎用レジス外ま偶数番号を有し、従って最初の入
力ゲート時に８バイトが置かれることが望ましい。しか
しながら、前記の表−１に示すように、主記憶ＡＩ６中
のデータはその第１バイト「Ａ」が第１ダブルワードの
バイト位贋３にあるように位置合せされている。従って
、ＥＦＡＩ５へ供給さるべき最初の８バイトのうち、５
バイトは第１ダブルワードから与えられ、残りの３バイ
トは第２ダブルワードから与えられる。これらのバイト
を正しいバイト位置へ移動させる操作は俺ＣＦＡ１３に
設けられたシフタによって行われ、該シフタはオペラン
ド敬世ブロックＡ９で制御されるシフト量に応じて動作
する。このシフト量は左シフトの量を指定する３ビット
から成る。当該ダブルワードの左端からシフト・オフさ
れた任意のバイトは、その右端へ再挿入される。ここで
、第２図に関連して、このフィールドを取出すために３
個のＡＯＰ、すなわちＡＯＰ−Ａ乃至ＡＯＰ−Ｃが割当
てられ、そしてこれらのＡＯＰは主記憶バイト位置「Ａ
ＤＲハ「ＡＤＲ十８」及び「ＡＤＲ＋１６」に置かれた
各ダブルワードを取出すためにそれぞれ割当てられてい
るものと仮定する。

ＰＳＣＦＡＩ３はこのアドレスの下位３ビットを無視し
、アドレスされたバイトを含むダブルワードを復帰させ
る。注意すべきは、これらのＡＯＰが割当てられる順序
はどのＡＯＰが現に割当てられているかということに依
存し、従ってＡ，Ｂ，Ｃ，Ｄ、等の如き必然的な順序づ
けは存在しないということである。もっとも、ＬＭ命令
が復号されるときにどのＡＯＰも使用中でなければ、Ａ
ＯＰはこの順序で割当てられることになろう。まず、Ａ
ＯＰ−Ａに設けられたＯＡＲ−Ａ中の取出要求アドレス
に応じて復帰されたデータを考察する。このようにして
取出された第１ダブルワードＤＷＩはは３バイトだけ左
シフトすることによって位置合せされるので、ＰＳＣＦ
Ａ１３によって復帰されるデータはＡＢＣＤＥ−−−の
順序を有する。シフト済みの第１ダブルワードはＡＯＰ
−Ａ中のＯＰ−Ａへ入力ゲートされる。前記の動作は以
下の表−２に示されており、ここで記号Ｘは関係のない
以前の内容を表わす。アンダーラインはどのバイトが入
力ゲートされたかということを示す。表−２ （寸べランド取出ブロックＡ９ へ□−トトされるＤＷＩ） 表−３ （才べランド取出ブｏックＡ９ へロードされるＤＷ２） ＡＯＰ−Ｂの取出によって得られる第２ダブルワードＤ
Ｗ２は諸バイトＩＪＫＬＭＦＧＨである。

以下の表−３はこのデータがどのようにしてＯＰ−Ａ及
びＯＰ−Ｂへ入力ゲートされるかということを示す。表
−４ （すべランド取出ブロックＡ９ ′＼ロードされるＤＷ３ ） しかし、取出された第２ダブルワードの全部がＯＰ−Ｂ
へ入力ゲートされるわけではない。

左シフトされたけれども左端からシフト・オフされなか
ったバイト、すなわち１，Ｊ，Ｋ，Ｌ及びＭだけがＯＰ
−Ｂへ入力ゲートされる。左端からシフト・オフされ且
つ右端に再挿入された他の３バイトＦ，Ｇ及び日はＯＰ
一Ｂに先行するＯＰ−Ａへ入力ゲートされる。この第２
の取出に応じたデータが復帰され且つこのデータがＯＰ
−Ａ及びＯＰ−Ｂへ入力ゲートされてしまうと、ＯＰ−
Ａの完成された内容をＥＦＡ１５へ供給することができ
る。

第３の取出に応じたデータ、すなわち第３ダブルワード
ＤＷ３はＱＲＳＴ−ＮＯＰであり、以下の表−４に示す
ようにＯＰ一Ｃ及びＯＰ−Ｂへ入力ゲートされる。表−
５（第２オペラソドの救出位置合せ） ＤＷＩ −ＡＢ ＣＤＥＦ ＤＶＶ２ Ｇ 日 Ｉ Ｊ − − − −（
命令の実行完了後における第１オペランドの書込位置合
せ） ＤＶＶ３ − − Ａ Ｂ Ｃ
ＤＤＷＪ４ ８ Ｆ Ｇ 日 Ｉ Ｊ
− −このようにして取出された第３ダブルワードも３
バイトだけ左シフトされ、その際、左端からシフト・オ
フされなかったバイトはＯＰ一Ｃへ入力ゲートされ、左
端からシフト・オフされ且つ右端に再挿入されたバイト
はＯＰ−Ｃに先行するＯＰ−Ｂへ入力ゲートされる。

この第３ダブルワードの取出が完了すると、ＯＰ一Ｂ及
びＯＰ‐Ｃに置かれたデータをＥＦ ＡＩ５へ供野績す
ることができる。以上では幾つかの例を参照しながら動
作上の概念を説明したが、以下ではこれらの概念を一般
化して説明する。まずシフト量を決定することが必要で
あり、このためオペランドの第１バイトが置かれた主記
憶バイト位置と、ＥＦＡＩ５によって必要とされる該第
１バイトのバイト位置とが考慮される。このシフト量は
、アドレスされたフィールドから取出された各ダブルワ
ードに適用される。第１ダブルワードについては、その
全バイトがシフトされ、然る後、割当てられた最初のＯ
Ｐへ入力ゲートされる。後続の各ダブルワードについて
は、その左端からシフト・オフされたバイトは常に前に
割当てられたＡＯＰ中のＯＰへ入力ゲートされ、また左
シフトされたけれども左端からシフト・オフされなかっ
たバイトは当該取出のために用いられたアドレスを保持
するＡＯＰ中のＯＰへ入力ゲートされる。このシフト量
が零でなければ、特定のＡＯＰに贋かれたデータは次の
ＡＯＰによる取出が完了するまで使用することができな
い。というのは、次の取出によって得られるデー夕の或
るものが、該特定のＯＰの内容を完成させるために必要
となる場合があるからである。割当てられた最後のＯＰ
に置かれたデータは、その取出が完了するとすぐに使用
されることはもちろんである。第１ダブルワード中の必
要なバイトのうち１以上のバイトが左端からシフト・オ
フされる場合、これらのバイトが失われないようにする
ために該ダブルワードへ２個のＡＯＰを割当てることが
必要である。

これは重榎取出条件と呼ばれる。ここで、童複取出の例
として、ダブルワード境界の３バイト後にある主記憶バ
イト位置「ＡＤＲ２」で開始する、１０バイトの第２オ
ペランドを、ダブルワード境界の５バイト後にある主記
億バイト位直「ＡＤＲＩ」で開始する第１オペランドへ
移動させるようなＭＶＣ命令について、６バイトの左シ
フトを使用した状況を考察する。この例は以下の表−５
乃至表−８に示されている。表−５には、第１バイト「
Ａ」が主記憶バイト位鷹「ＡＤＲ ２」に贋かれている
第２オペランドの敬世蟻における位置合せと、第１バイ
ト「Ａ」が主記憶バイト位置「ＡＤＲＩ」に置かれる第
１オペランドの書込時における位置合せがそれぞれ示さ
れている。

表−６ （ＡＯＰ−Ａの取出） ＯＰ−Ａ 耳 Ｆ − − Ａ Ｂ Ｃ
ＤＯＰＨＢ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ ＸＯＰ
−Ｃ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ
表−７（ＡＯＰ−Ｂの取出） 表−８ （ＡＯＰ−Ｃの取出） ＭＶＣ命令については、諸ＡＯＰにおけるデータ位置合
せは、取出されたオペランドの第１バイトを書込まるべ
き位置のダブルワード境界について位置合せした後、こ
のデ−夕をそのままＥＦＡＩ５へ移動させたり書込んだ
りするようなものであることが望ましい。

この場合、ＬＭ命令の例に関連して説明した前記の動作
概念が適用されるならば、取出されたオペランドの或る
バイトが失われることになろう。

この損失が生ずるのは、書込オペランドの第１ダブルワ
ードに含まれるバイト数が取出オペランドの第１ダブル
ワード‘と含まれるバイト数よりも小さい場合である。
この損失を回避するには「最初の２個のＡＯＰを最初の
取出ダブルワードへ重複的に割当てればよい。ＬＭ命令
について既に説明した動作概念を適用できるのは「主記
憶Ａ車６中の同一ダブルワードを取出すために最初の２
個のＡＯＰが割当てられる場合だけである。この場合、
割当てられた最初のＡＯＰは最初のダブルワードの循環
シフト・バイトをバツフアし、第２のＡＯＰは第２のダ
ブルワードの非一循環シフト・バイトをバッファする。
第２のＡＯＰが第１の取母ダブルワードへ割当てられた
後、後続のＡＯＰが連続的な取出ダブルワードへそれぞ
れ割当てられる。２個の取出ダブルワードを含むＭＶＣ
命令の重複シフトの例では、３個のＡＯＰが必要である
が、以下ではこれらがＡＯＰ−Ａ，ＡＯＰ−Ｂ及びＡＯ
Ｐ−Ｃであると仮定する。

ＡＯＰ−Ａ及びＡＯＰ一Ｂは主記憶バイト位置「ＡＤＲ
２」に置かれた第１の取出ダブルワードへ割当てられ
、ＡＯＰ−Ｃは主記憶バイト位置「ＡＤＲ２十８」に置
かれた第２の取出ダブルワードへ割当てられる。もし追
加の取出が必要であれば、それぞれのＡＯＰをオペラン
ド・フィールドの上位ダブルワードへ順次割当てればよ
く、前記のようにＡＯＰを重複的に割当てることは必要
ない。この例では〜ＡＯＰ−Ａ及びＡＯＰ−Ｂは第１及
び第２の重複ＡＯＰと呼ばれる。第１のダブルワードへ
割当てられたＡＯＰ−Ａの取出に応じて６バイトだけ左
シフトされたデータが復帰されると「 このデータ全体
は表一６に示すようにＯＰ−Ａへ入力ゲートされる。

表−６乃至表−８中のアンダーラインはどのバイトが入
力ゲートされたかということを示す。表−７は、ＡＯＰ
−Ｂによる第２の蚤複取出に対する循環シフト。データ
がどのように扱われるかということを示す。循環シフト
されない２バイト「Ｅ」及び「Ｆ」はＯＰ−Ｂへ入力ゲ
ートされｔ残りの６バイトはＯＡ−Ａへ入力ゲートされ
、かくてそこに既に存在する同一情報にオーバーレーさ
れる。表−８は第２の取出ダブルワードＤＷ２がＡＯＰ
−Ｃによってどのように扱われるかということを示す。
ＡＯＰ−Ｃによる６バイトのシフト後、その６つの循環
バイト位鷹は前に割当てられたＯＰ−Ｂの対応バイト位
置へゲートされ、かくてバイトＧ，日，１９ ｊ，一？
一で以てダブルワードを完成し「 またこの例では使用
されることがない残りの２バイトがＯＰ一Ｃへ入力ゲー
トされる。次いで「ＯＰ−Ａ及びＯＰ−Ｂにあるデータ
（これは表−５に示す如く、第１オペランドの第３及び
第４ダブルワードにそのまま書込まれるように位贋合せ
されている）は、ＭＶＣ命令の実行に必要になるときＥ
ＦＡＩ５へ転送される。この例の場合、ＭｙＣ命令はＯ
Ｐ−Ｃに置かれたデータを使用せずにその実行を完了す
るので、このデータはＥＦＡＩ５によっては使用されな
い。次に、第３図に示すタイミングを使用する如きオペ
ランド取出ブロックＡ９と偽ＣＦＡＩ３との間のインタ
フェースを考察する。

オペランド取出ブロックＡ９は、任意のプロセッサ・サ
イクルのラッチ時間に、「取出要求」信号Ｂ２を開始さ
せることができる。ラッチ時間はプロセッサ・クロック
の下降に応じて開始及び終了する。これに対し、トリガ
時間はプロセッサ・クロックの上昇に応じて開始及び終
了する。「取出要求」信号８２はＰＳＣＦＡＩ３へ送ら
れ、それと同時にオペランド取出ブロックＡ９のプロセ
ッサ・アドレス・ラッチ（ＰＲＡＬ、第２図参照）から
俺ＣＦ Ａ１３へその論理アドレスが送られる。プ。セ
ツサ−アドレス・ラッチは、ＩＰＰＦＡ７にある源のう
ちＯＡＲから論理アドレスを転送する。もしＰＳＣＦ
ＡＩ３が一層優先順位の高い機能のために使用中であり
、従ってこの取出要求を処理することができなければ、
ＰＳＣＦ Ａ１３は信号Ｂ２が送られる前のトリガ時間
に「搭ＣＦ使用中一宿号Ａ２Ａを上昇させる。この信号
Ａ２Ａは、このプロセッサ・サイクルの間に送られるす
べての取出要求が斑ＣＦＡＩ３によって完全に無視され
るということを、オペランド取出ブロックＡ９に指示す
る。第４図は、キャッシュをアクセスするためにＰＳＣ
Ｆ ＡＩ３によって受諾される簡単な取出要求のタイミ
ングを示す。

プロセッサ・サイクル１のラッチ時間に、ｒ取出要求」
信号Ｂ２とアドレスがオペランド取出プロツククＡ９の
プロセッサ。アドレス・ラッチへ送られる。プロセッサ
・サイクル２及び３の間、偽ＣＦのＣＩ及びＣ２サイク
ルがキャッシュ‘アクセスの時間を指定する。キヤツシ
ユはＣＩサイクルの間にアクセスされ、そしてキャッシ
ュ・ヒットの場合は要求されたデータがＣ２サイクルの
間に復帰される。またＣ２サイクルの間には、ＬＭ命令
及びＭＶＣ命令の例について既に説明した値を有する「
シフト量」信号Ｑ９がこの取出のたにＩＰＰＦ Ａ７か
ら偽ＣＦＡ１３へ送られる。プロセッサ・サイクル３の
ラッチ時間には、掩ＣＦＡＩ３はキャッシュから得られ
たダブルワードとこの信号Ｑ９に応じてシフトし、これ
をＢＤＢＯを介してオペランド取出ブロックＡ９へ転送
する。第５図はやや特殊な状況における取出のタイミン
グを示す。

すなわち、要求されたデータがキャッシュに存在しない
ためにＭＣＦ Ａ１３によって主記憶ＡＩ６から取出さ
れねばならず、しかもこの取出要求が門ＣＦＡ１３によ
って受取られたとき、ＰＳＣＦＡＩ３が既に主記憶Ａ１
６に対する進行中のアクセスを有しているような状況で
ある。「取出要求」信号Ｂ２は前記したようにプロセッ
サ・サイクル１の間にＩＰＰＦ Ａ７から送られる。し
かしながら、プロセッサ・サイクル３に相当するＰＳＣ
ＦのＣ２サイクルの間にキャッシュ・ミスが決定され、
かくてＰＳＣＦ Ａ１３からオペランド取出ブロックＡ
９へ「取出拒否」信号Ａ２Ｃが送られる。

この信号Ａ２Ｃは、キャッシュからデータが得られない
ことを指示し、さらに笛ＣＦＡ１３が遅延された取出に
ついて既に使用中であり、従ってこの時点で当該要求を
処理することができないことを指示する。ＰＳＣＦ Ａ
１３はこの拒否された取出要求を記憶しないので、オペ
ランド取出ブロックＡ９はこの取出要求を後で再び供給
しなければならない。また、ＰＳＣＦ Ａ１ ３からの
「取出進行中」信号Ａ２８は、オペランド取出ブロック
Ａ９に対し、ＰＳＣＦＡＩ３における遅延された取出の
持続時間を通知する。この信号Ａ２Ｅは、「取出拒否」
信号Ａ２Ｃの存続時間中はオン又はオフのいずれであっ
てもよい。オペランド取出ブロックＡ９は、拒否された
敬出要求が再び拒否されるような可能性が少ない時機を
決定するために、「取出進行中」信号Ａ２８を利用する
。第５図において、この信号Ａ２Ｅはプロセッサ・サイ
クル７にオフに移行し、そして「取出要求」信号Ｂ２は
プロセッサ・サイクル８のラッチ時間に反復されるよう
に図示されている。これは、当該取出要求が再び拒否さ
れないように、この要求を反復することができる最も早
いタイミングである。俺ＣＦ Ａ１３から遅延された取
出のための「取出進行中」信号Ａ２Ｅを供給させるよう
にしたのは、俺ＣＦＡＩ３が主記憶ＡＩ６からキャッシ
ュへ１ラインのデータ（キヤツシユ．フロツク）を現に
取出しているからである。

これは１ラインごとに８ダブルワードを転送することを
含む。ラインの境界はＬＯＯＯで終る２進の主記憶ダブ
ルワード。アドレスによって表わされる。所与のライン
から取出される最初のダブルワードは〜敬出要求によっ
てアドレスされたダブルワードである。次いで、ＰＳＣ
ＦＡ亀３はそのラインの終端に至るまで主記憶アドレス
の順に各ダブルワードを取出し、そしてその後は、この
ラインの始端から前記要求されたダブルワード‘こ至る
までの各ダブルワードを取出す。以下の表−９は８ダブ
ルワードから成る或るラインを示す。

但し、取出要求はこのラインの第６ダブルワードＤＷ６
をアドレスしているものとする。表−９の右端にある数
字は、ＰＳＣＦＡＩ３によって主記憶ＡＩ６から取出さ
れる各ダブルワードの取出願序を示す。本発明によれば
、蛸ＣＦＡＩ３は「取出要求によってアドレスされた特
定のダブルワードからこのラインの終端にある最後のダ
ブルワード、すなわちこのラインで最高の主記憶アドレ
スを有するダブルワードまでのものを「オペランド取出
ブロックＡ９へ送るにすぎない。表−９の例では〜 こ
のラインの第６乃至第８ダブルワードのみがｍＰＦＡｙ
及びキャッシュへ送られる。もっともトキャッシュは結
果的にこのライン全体を受取ることになる。表−９ 第６図は、要求されたデータがキャッシュ中に存在しな
いためにこれを主記憶ＡＩ６から取出さなければならず
、そしてＰＳＣＦＡＩ３がこの取出要求を受諾するよう
な状況における取出タイミングを示す。

プロセッサ・サイクルーの間、「取出要求」信号Ｂ２は
第３図乃至第５図について説明したと同様の様式で開始
される。この信号Ｂ２が斑ＣＦ ＡＩ３によって受諾さ
れるとき、「取出進行中」信号Ａ２Ｅ‘ま存在しない。
プロセッサＱサイクル３に相当する鴇ＣＦのＣ２サイク
ルの間、ＰＳＣＦ Ａ１３からオペランド取出ブ。ツク
Ａ９へ「取出遅延」信号Ａ２０が送られ「 この取出要
求がＰＳＣＦ Ａ１３によって処理されること及び要求
されたデータが直ちには利用できないことを指示する。
次のプロセッサ。サイクル亀の間、「敬出進行中」信号
Ａ２Ｅがオンとなり「当該遅延された取出が完了される
までオンに留まる。プロセッサ。サイクル１０として示
される或る後続サイクルの間、ＰＳＣＦＡ１３からオペ
ランド取出ブロックＡ９へ「俺ＣＦ前進」信号Ａ２８が
送られ「この２サイクル後にアドレスされたダブルワー
ド（ＤＷ）が供総合されることを指示する。この信号Ａ
率８がオンとなってから２サイクル後にＰＳＣＦのＣＩ
及びＣ２サイクルが与えられ「 かくてＣ２サイクルの
間にオペランド取出ブロックＡ９へ前記アドレスされた
ダブルワード（ＤＷ）が与えられる。これは第６図のプ
ロセッサ８サイクル官電及び富２の間に示される。主記
憶Ａ亀６が当該ラインの全体をキャッシュへ転送してい
る間、「取出進行中」信号Ａ２８はオンに留まる。「的
ＣＦ前進一宿号Ａ２Ｂは、オペランド取出ブロックＡ翼
へ送られるべき各後続ダブルワードのプロセッサ亀サイ
クルの間、オンとなる。この信号Ａ２Ｂは連続的なプロ
セッサ。サイクルにわたってオンであってもよく、又は
ＰＳＣＦ Ａ１ ３で干渉条件が生じれば互いに分離さ
れてもよい。この信号Ａ２８は、オペランド取出ブロッ
クＡ９へ送られないでキャッシュにのみ送られる当該ラ
イン中のダブルワードについてはトオベランド取出フロ
ックＡ９へ供給されない。１ラインに包含されるダブル
ワードのうちどれが要求されるかということに依存して
、１個乃至８個のうち適当な数の「ＰＳＣＦ前進」信号
Ａ２８が「取出進行中」信号Ａ２Ｅの持続時間中にオペ
ランド取出ブロックＡ９へ送られる。

或る場合にはオペランド取出ブロックＡ９によって必要
とされるものよりも多いダブルワードが存在しうるが、
このような状況では、必要でないデー外まオペランド取
出ブロックＡ９によって無視される。もしアドレスされ
たダブルワードに続く追加のダブルワードがオペランド
取出ブロックＡ９によって必要とされるならば、該ブロ
ックはこの信号Ａ２Ｂが受取られるたびに擬似的なＣＩ
及びＣ２サイクルを通過する。第６図の例では、俺ＣＦ
のＣＩ及びＣ２サイクルは３ダブルワード（ＯＷ，ＤＷ
＋８及びＤＷ＋１６）の各々ごとに与えられず。ＢＤＢ
Ｏを介してオペランド取出ブロックＡ９へ転送されてい
る諸ダブルワード中の衝突を避けるために、的ＣＦＡＩ
３は、該ブロックＡ９へ「鴨ＣＦ前進」信号Ａ２Ｂを送
っている間は常に「俺ＣＦ使用中」信号Ａ２Ａを上昇さ
せる。次に、第１図の命令復号ブロックＡＩＩとオペラ
ソド取出ブロックＡ９との間で通信される諸信号を考察
する。

既に説明したように、バスＡ３は２本の信号線Ｅ１８及
びＢ３６を含み、これらの線は追加命令の復号を条件付
きで禁止する。前者の信号線はＰＳＣＦＡ１３の使用を
必要とするどの命令も復号さるべきでないことを指示し
、後者の信号線はオペランド取出ブロックＡ９の使用を
必要とするどの命令も復号さるべきでないことを指示す
る。バスＡ４は、オペランドの取出を開始させる多数の
信号線Ａ４Ａ乃至Ａ４日から成る。

ラツチ信号である「復号成功」信号Ａ４Ｂは、成功裡の
復号サイクルが生じたことを指示する。「アドレス加算
器出力」信号Ａ４Ａは、復号中の命令の有効アドレスを
与える。「オペランド長一信号Ａ４Ｃは、オペランド・
フィールド中にあるバイトの数より１本だけ小さい８ビ
ットの２進値を与える。「ＳＳ第２復号サイクル」信号
Ａ４Ｊは、命令復号ブロックＡＩＩが６バイト長を有す
る命令の第１復号を完了して、今や第２復号を行おうと
しているとき、オンとなる。「行先取出」信号Ａ４Ｄは
命令により行先オペランドが取出されることを指示し、
最初のＡＯＰを直接的に開始させるとともに、１より多
い取出が必要である場合には行先制御（ＤＳＴＣＴＬ、
第２図）を作動させる。「行先取出」信号Ａ４０はＳＳ
命令の第１オペランドを取出すためにだけ使用され、主
記憶ＡＩ６とは異なる境界へ位置合せすることは行わな
い。「ソ−ス敬出」信号Ａ４８は命令によりソース・オ
ペランドが取出されることを指示し、最初のＡＯＰを直
接的に開始させるとともに、１より多い取出が必要であ
る場合にはソース制御（ＳＲＣＣＴＬ、第２図）を作動
させる。この信号Ａ４ＥはＳＳ命令の第２オペランドを
取出すために使用され、またより簡単な命令のオペラン
ドを取出すためにも使用される。「ＬＭ復号」信号Ａ４
日は、当該命令がＬＭ命令であるとき、オンとなる。信
号Ａ４Ｇは、当該命令がＭＮＣ，ＮＣ，ＯＣ，ＸＣ又は
ＣＬＣ命令のいずれかであるとき、オンとなる。「命令
ビット１１」信号Ａ４日ま、当該命令のビット１１が１
であるとき、オンとなる。この信号は、ＬＭ命令につい
て、ロードさるべき最初の汎用レジス夕が偶数又は奇数
番号のどちらを有するかを決定するために使用される。
「アドレス加算器出力」信号Ａ４Ａ及び「行先取出」信
号Ａ４Ｄはトリガ信号であって、復号サイクルの間に有
意となる。残りの諸信号はラッチ信号であり、復号サイ
クルのラツチ時間（１／２サイクル後）の間に有意な値
を有する。次に、第１図の命令待ち行列ブロックＡＩ２
からオペランド取出ブロックＡ９へ至るバスＡ５につい
て説明する。

「ＯＰ分非皮取得」信号Ａ５Ａはトリガ信号であって、
命令待ち行列ブ。ツクＡＩ２からＥＦＡＩ５へ或る命令
が転送されようとしていることを指示する。これはこの
命令の第１実行サイクルの前に生ぜられる。「Ｑ出力ポ
ィンタ」信号Ａ５Ｂは２ビットの２進カゥンタであり、
実行さるべき次の命令がどの待ち行列位置から到来する
かを指示する。この信号Ａ５Ｂはラツチ信号であって、
「ＯＰ分料皮取得一宿号Ａ５Ａに応答して１ずつステッ
プする。「Ｑ入力ポインタ」信号Ａ５Ｃは２ビットの２
進カゥンタであり、復号さるべき次の命令がどの待ち行
列位置に置かれるかを指示する。この信号Ａ５Ｃはラツ
チ信号であって、「復号成功」信号Ａ４Ｂが或るＳＳ命
令の第１復号サイクルに対するものでない限り、該信号
Ａ４Ｂに応答して１ずつステップする。第７図は、ＬＭ
及びＭＶＣ命令がどのようにして復号及び実行されるか
という１つのタイミング例を示す。

この例では、ＬＭ命令は待ち行列位置００に保持され、
ＭＶＣ命令は待ち行列位置０１に保持される。また第７
図は、この例について、「復号成功」信号Ａ４Ｂ、「Ｑ
入力ポインタ」信号Ａ５Ｃ、「Ｑ出力ポィンタ」信号Ａ
５Ｂ及び「ＯＰ分岐取得」信号Ａ５Ａのタイミング関係
を示す。次に、第１図のオペランド取出ブロックＡ９と
ＥＦＡＩ５との間に介存するバスＡ６及びＡ８について
説明する。バスＡ６は２本の線Ａ６Ａ及びＡ６８を含む
。「Ａレジスタへの主記憶オペランド」信号Ａ６Ａは、
ＥＦＡ１５が他のＯＰに保持されたソース・データをＡ
レジスタヘゲートすることを必要としていることを指示
する。「Ｂレジスタへの主記憶オペランド」信号Ａ６８
は、ＥＦＡ１５が他のＯＰに置かれた行先データをＢレ
ジスタヘゲートすることを必要としていることを指示す
る。これらの信号はともにトリガ信号であって、データ
が必要とされる１サイクル前に生ずる。バスＡ８は４本
の線を含む。

ＲＩはデータ・バスであって、諸ＰＰからＥＦ Ａ１５
中のＡ及びＢレジスタに至る。「Ａレジスタへの入力ゲ
ート」信号ＧＩ７及び「Ｂレジスタへの入力ゲート」信
号ＧＩ８はラツチ信号であって、バスＡ８をＡ及びＢレ
ジスタへそれぞれ入力ゲートさせるためのものである。
バスＡ８の「Ｅクロック停止」信号Ｓ２はトリガ信号で
あって、ＥＦＡＩ５中のクロック、すなわちＥクロック
を停止させる。この信号Ｓ２がオンに転ずるのは、ＰＳ
ＣＦＡＩ３からまだ得られていないデータＥＦＡＩ５が
必要とする場合である。第８図は、Ｅクロックを停止さ
せるための代表的な状況下におけるタイミング例を示す
。

プロセッサ・サイクル１の間に「Ａレジスタへの主記憶
オペラソド」信号Ａ６Ａが受取られ、ＥＦ ＡＩ５によ
り或るデータが必要とされていることを指示する。しか
しながら、この例ではプロセッサ・サイクル４に至るま
でこのデータを取出すための斑ＣＦのＣ２サイクルが付
勢されないので、該デー夕はプロセッサ・サイクル５の
開始端まで利用することができない。このことはプロセ
ッサ・サイクル１の間に認識され、かくてプロセッサ・
サイクル２の間に「Ｅクロック停止」信号Ｓ２がオンに
転じられ、かくてＥクロックのパルス３が禁止される。
この禁止条件はその後２サイクルにわたつて持続し「前
記と同様の事象を生ぜしめる。「Ａレジスタへの入力ゲ
ート」信号ＧＩ７はこの期間中オンに維持され、その間
の各サイクルごとにＡレジスタへの入力ゲートを行わし
める。というのは、この入力ゲート動作は停止式クロッ
クではなく自走式クロツクによって制御されるからであ
る。プロセッサ・サイクル５の間に行われる最後の入力
ゲートと同時に、必要なデータが利用可能になる。かく
て、このデー外まその必要性に応じて延長されたＥサイ
クルの終了間近にＡレジスタに現われる。命令待ち行列
ブロックＡＩ２は最大４個の命令を保持することができ
、そのうち１つの命令は実行中であり、残りの３つは実
行を待機中でもよい。

これらの命令は、ＥＦＡＩ５が受諾可能になるとすぐに
、命令待ち行列ブロックＡ１２からＥＦＡＩ５へ順次に
転送される。命令待ち行列ブロックＡＩ２からＥＦＡＩ
５へ各命令が転送されるとき、このことを指示するため
に「ＯＰ分岐取得」信号Ａ５Ａが生ぜられる。この信号
Ａ５Ａはオペランド取出ブロックＡ９へ送られ、ＥＦＡ
Ｉ５における実行の開始に１サイクルだけ先行する。或
る種の命令は１サイクルで実行することができるので、
これらの命令が処理される場合、各サイクルごとに命令
待ち行列ブロックＡＩ２からＥＦＡＩ５へ新しい命令を
転送することができる。ＥＦＡＩ５は、諸命令の実行を
遂行するに必要なすべての論理、たとえばオペランドの
シフト、加算等を遂行する論理を含む。

この論理は書込み可能な制御記億によって制御され、該
制御記憶はプロセッサが初期設定されるときにセットさ
れ、各命令がどのように実行さるべきかを決定する処の
マイクロプログラムを保持する。オペランド取出ブロッ
クＡ９は本発明の要部であり、ＰＳＣＦＡ１３からオペ
ランドを事前に取出し且つそれらを必要に応じてＥＦＡ
Ｉ５へ転送するための論理を含む。オペランド取出ブロ
ックＡ９の動作は、オペランドの取出を必要とする命令
が復号される際に命令復号ブロックＡＩＩから生ぜられ
る制御信号によって開始される。

オペランド取出ブロックＡ９は、既に説明したように、
ＡＯＰ−Ａ乃至ＡＯＰ−Ｆを含む。これらＡＯＰの各々
は鴇ＣＦ Ａ１３かう要求された単一のダブルワードを
アドレスするとともに、それに応じて受取られた該ダブ
ルワードをＥＦＡＩ５が必要とするまでバッファするこ
とができる。これらのＡＯＰは、オペランドの取出が必
要となる都度、一度に１つずつ割当てられる。多くの命
令、特にＳＳ命令及びＬＭ命令は複数のダブルワードを
有するオペランドの取出を要求することがあるから、オ
ペランド取出ブロックＡ９には２組の制御、すなわちソ
ース制御（ＳＲＣＣＴＬ、第２図）及び行先制御（ＤＳ
ＴＣＴＬ、第２図）が設けられる。これらの制御は命令
復号ブロックＡＩＩからの制御信号に応じてオンに転ぜ
られ、これにより適当な数のＡＯＰの動作を開始させる
。ＩＢＭシステム／３７０のアーキテクチャには、主記
憶ＡＩ６から取出されるオペランドの実際の順序がプロ
グラムによって論理的に呼出される順序と同じでなけれ
ばならないという制約がある。この理由で、オペランド
取出ブロックＡ９に再取世論理（ＲＥ−ＦＴＨＬＧＣ、
第２図）が設けられ、何らかの理由でオペランドの取出
順序が乱されたとき該オペランドの再取出を行うために
使用される。オペランド取出ブロックＡ９からＰＳＣＦ
Ａ１３に至るバスＡＩは、取出さるべきオペランドの仮
想アドレスをＰＳＣＦ Ａ１３へ送るためのアドレス線
と、この取出がどのように処理さるべきかを通知する制
御線とを含む。俺ＣＦ ＡＩ３からオペランド取出ブロ
ックＡ９に至るバスＡ２は、データを復帰させるための
ダブルワード線と、データが利用可能となる時機又は当
該取出が即時に処理できるのか若しくは遅延されるのか
を指示するための制御線とを含む。オペランド取出ブロ
ックＡ９から命令復号ブロックＡＩＩへ至るバスＡ３は
主としてオペランド取出ブロックＡ９が使用中である場
合を指示する教本の制御線から成り、従って命令復号プ
。ックＡＩＩは必要とあればこれを利用して後続命令の
復号を禁止することができる。命令復号ブロックＡＩＩ
からオペランド取出ブロックＡ９に至るバスＡ４は、当
該命令について計算された有効アドレスを送るためのア
ドレス線と、この命令について必要なオペランド敬出を
開始させるための制御線とを含む。命令待ち行列ブロッ
クＡＩ２からオペランド敬出ブロックＡ９へ至るバスＡ
５は、どの命令が次に実行されるかを指示する制御線を
含むので、オペランド取出ブロックＡ９はこれによりＥ
ＦＡＩ６がオペランドを必要とする時機を知ることがで
きる。オペランド取世ブロックＡ９からＥＦＡＩ５へ至
るバスＡ６は、それぞれのＯＰからＥＦ Ａ１５中のＡ
及び８レジスタへ薮競された８バイトのバスと、この情
薮をＡ及びＢレジスタへ入力ゲートさせるための制御線
と、ＥＦＡＩ５の必要とするデータがまだ利用可館でな
いときＥクロックを停止させて該データを待機させる如
き「Ｅクロック停止」線Ｓ２とを含む。ＥＦＡＩ５から
オペランド取出ブロックＡ９に至るバスＡ６は複数の入
力ゲート線から成り、該線はＥＦＡＩ５によって追加の
ダブルワードが必要とされていることをオペランド取出
ブロックＡ９へ指示する。

第９Ａ図乃至第９Ｄ図は、主としてオペランド取出の開
始及び命令複号ブロックＡＩＩから受取られた信号の処
理に関係する幾つかの論理を示す。

線Ａ４Ｂは、所与の命令が命令復号ブロックＡＩＩで復
号されたサイクルのラッチ時間に「復号成功」信号を送
る。この信号Ａ４Ｂは、動作の開始に関係するオペラン
ド取出ブロックＡ９中の他の部分にも送られる。この信
号Ａ４Ｂが受取られると同時に、他の諸信号が他の動作
を開始させるために受取られることがある。これらの信
号のうち、「行先取出」信号Ａ４Ｄは当該命令の行先オ
ペランドの取出が行われることを指示し、「ソース取出
」信号Ａ４Ｅは当該命令のソース・オペランドの取出が
行われることを指示する。これと同時に、命令復号ブロ
ックＡＩＩからのアドレスが利用可能となり、第１ １
図のプロセッサ・アドレス・ラツチＤ１２へゲートされ
る。またこれと同時に、第９Ｄ図において「命令ビット
１１」信号Ａ４Ｆが与えられ、さらに第９Ｃ図において
取出さるべきオペランドのバイト数より１だけ小さい８
ビットの「オペランド長一信号Ａ４Ｃが与えられる。オ
ペランド敬出ブロックＡ９を開始させた「復号成功」信
号Ａ４Ｂが生ぜられた後のサイクルには、オペランド取
出ブロックＡ９は、当該命令の要求を満たすために取出
されねばならないダブルワードの数を決定する必要があ
る。

このため、オペランド取出ブロックＡ９は、第９Ｃ図の
長さレジスタＢ１５へ供給される「オペランド長一信号
Ａ４Ｃの値と、当該命令が復号される際その後続サイク
ルのラッチ時間に第１１図のプロセッサ・アドレス・ラ
ツチ○１２から線○２を介して第９Ｃ図のプロセッサ・
アドレス・レジスタＢ１６へゲートされるアドレスの下
位３ビットとを使用する。このアドレスの下位３ビット
はダブルワード境界の左側にあるオペランドの第１バイ
トを位贋付ける。第９８図の「車複取出」信号ＢＩＯ‘
ま、オペランドの第１ダブルワード位置から追加の取出
が遂行されねばならないときに生ぜられる。第９Ｃ図の
オペランド長加算器Ｂ１７から生ぜられる和のうち線Ｂ
ＩＩに与えられるビット２３乃至２８は、当該オペラン
ドについて取出されねばならないダブルワードの総数よ
り１だけ小さい「ダブルワード・カウント」信号を有す
る。もしこの信号ＢＩＩが零に等しいことが琴検出器Ｂ
１８によって検出されるならば、「復号成功」信号Ａ４
Ｂによって直接に開始された最初の取出だけで十分であ
る。しかし、もしこの信号ＢＩＩが零でなければ、この
信号は第１３図のソース制御又は行先制御を作動させ、
当該オペランドについて必要とされる追加ダブルワード
の取出を行わしめる。追加のＡＯＰを開始させるために
ソース制御及び行先制御をオペランド取出ブロックＡ９
に設けたのは、或る種のＳＳ命令が互いに独立した２フ
ィールドの取出を要求するということによる。

これらの命令については、前記制御は同時的に動作する
。ソース制御と行先制劉の１つの相違点は、前者が主記
憶ＡＩ６から取出されたオペランドの位置合せを遂行す
ることができるのに対し、後者は取出されたダブルワー
ドを常に１ェンティティ（ｅｎｔｉｔｙ）としてＥＦ
Ａ１ ５へ通過させるということにある。しかし「 ソ
ース制御はダブルワードを任意のバイト境界へシフトす
ることができるので、互いに異なる２個のダブルワード
からのデータを１個のＯＰヘアセンブルし、その結果デ
ータを必要に応じてＥＦＡＩ５へ供給することができる
。ソース制御については、俺ＣＦＡＩ３からデータが復
帰されるときのオペランドのシフト量が決定されるが、
これはｒ復号成功」信号Ａ４８のラツチ時間に行われる
。

ＬＭ命令の場合は、第９○図の３ビット加算器ＢＩ９が
使用される。その右側入力Ｂ２０は１の補教化回路へ接
続され、該回路は線Ａ４Ｆを介して加えられるＬＭ命令
の「命令ビット１１」信号（これは。ードされる最初の
汎用レジスタが奇数番号を有するときオンの状態を示す
）と００を連結する。加算器ＢＩ９の左側入力Ｄ２は、
第１１図のプロセッサ・アドレス・ラッチ○１２から、
ＬＭ命令の有効アドレスの下位３ビットを受取る。この
結果、ＥＦＡＩ５中のＡレジスタに置かれるべきオペラ
ンドの第１バイトのバイト・アドレスが、該第１バイト
の主記憶ＡＩ６におけるバイト・アドレスから減算され
る。つまり、加算器ＢＩ９の出力は当該オペランドが左
シフトさるべき量を指示するということである。加算器
ＢＩ９の位置２９から生ぜられる桁上げは、ＥＦＡＩ５
へ供給さるべき第１ダブルワード中のバイトの数が、主
記憶ＡＩ６からの最初の取出中に得られるバイトの数に
等しいか又はそれより大きいことを指示する。この特定
の状況では、ソース制御によって遂行される次の取出は
主記憶ＡＩ６中の後続ダブルワ−ドを対象として行われ
ることになる。しかし、加算器８１９の位置２９から桁
上げが生じなければ、最初の入力ゲート時にＥＦ Ａ１
５へ供孫合されるバイトよりも多いバイトが最初の取出
の際に得られるということが指示される。これは童複取
出の状況である。第９Ｄ図の加算器Ｂ２ １は、ＭＶＣ
，ＮＣ，ＯＣ，ＸＣ及びＣＬＣ命令のシフト量を決定す
る。その機能はＬＭ命令に関連して説明した加算器ＢＩ
９のそれと略同じであり、ただ右側入力Ｂ２２が第１オ
ペランドの下位アドレス・ビットを受取るという点が相
違するだけである。これらの下位アドレス・ビットはし
ジスタＢ２３から得られ、議しジス外ま当該命令の第１
オペランド‘こ対する先の復号成功サイクル中にセット
されている。加算器Ｂ２１及びＢＩ９の出力は、ゲート
信号として機能する信号Ａ４Ｇ及びＡ４日の制御下でレ
ジスタＢ２４へゲ−トされ、議しジスタは復号に続くサ
イクルの開始時にこのシフト量を保持する。但し、信号
Ａ４Ｇは復号された命令がＭＮＣ，ＮＣ，ＯＣ，ＸＣ若
しくはＣＬＣ命令であることを指示し、他の信号Ａ４日
は復号された命令がＬＭ命令であることを指示する。も
し第９Ａ図のトリガＢ２６がオンで、当該復号サイクル
がソース取出を開始させたことを指示するならば、レジ
スタＢ２４（第９Ｄ図）に保持されたシフト量信号は３
ビットのソース・シフト・バツフア・ラツチＢ２５へ入
力ゲートされる。このようにして該ラツチＢ２５に置か
れたシフト量信号は、ソース・オペランドの取出を必要
とする他の命令について新しい「復号成功」信号Ａ４Ｂ
が得られるまで、そのままに留まる。第１３図からの「
ソース取出」信号Ｆ７によって指示されるように、ソー
ス制御がソース取出を行うたびに、ラッチＢ２５中のシ
フト量信号はバスＢ１３へゲートされる。トリガＢ２６
（第９Ａ図）からの「ソース・フィ−ルド取出」信号Ｂ
９は、「復号成功」信号Ａ４Ｂに起因する最初の取出の
ためにレジスタＢ２４に保持されたシフト量信号をバス
Ｂ１３へ直接にゲートさせる。バスＢ１３の出力は、後
述する如く、ＡＯＰに関連するステータス・ビットをシ
フトする。ソース・シフト・バツフア・ラツチＢ２５の
出力へ接続された零検出器Ｂ２７及びレジスタＢ２４へ
接続された雲検出器Ｂ２８は、フアネル回路を通して線
Ｂ１４へ供給される。この「琴シフト量」信号Ｂ１４は
このソース取出についてはシフトが遂行さるべきでない
ことを指示し、また特定のＡＯＰが取出を完了するとす
ぐに、すなわち後続ＡＯＰの取出を待機せずに、そのＯ
ＰからのデータをＥＦＡＩ５へ供給することを可能にす
る。加算器ＢＩ９及びＢ２１から生ぜられる桁上げ信号
Ｂ４１及びＢ４２は第９Ｂ図のフアネル回路Ｂ２９へ供
給され、そこで遂行中の命令の型を指示する適当な復号
信号Ａ４Ｇ又はＡ４日及び「復号成功」信号Ａ４Ｂと組
合わされ、これにより重複取出トリガＢ３０をオンに転
じる。このトリガＢ３川ま当該ソース・オペランド‘こ
ついて重複取出が遂行されねばならないことを指示し、
重複取出論理の制御並びに遂行さるべき取出の回数を決
定するオペランド長加算器Ｂ１７へその出力を供給する
。ＭＶＣ，ＮＣ，ＯＣ，ＸＣ又はＣＬＣ命令の場合、童
複取出条件はラッチＢ３２へ接続された線Ｂ３１上の信
号によって指示される。これは特別の信号であって、行
先フィールド（第１オペランド）の全体が１ダブルワー
ドに包含されるときに、重榎取出を抑止するために使用
される。このような場合、両オペランドが童複取出を必
要とするように位置合せされたとしても、かかる童複取
出を行う必要はない。ラッチ８３２からの信号８３１は
トリガ８３３によって制御することができる。トリガＢ
３３は、ＳＳ命令の第１オペランドが１より多いダブル
ワードを有する場合、該命令の第１復号サイクル中にセ
ットされる。ラツチＢ３２がセットされるのは、トリガ
Ｂ３３がオンである場合か又はトリガＢ３４がオンで且
つ信号Ｂ１２が１より多いダブルワードが供聯合される
ことを指示する場合である。トリガＢ３４がセットされ
るのは、「復号成功」信号Ａ４Ｂが存在し、ＭＮＣ，Ｎ
Ｃ，ＯＸ，ＸＣ又はＣＬＣ命令のいずれかが復号されて
おり且つ当該サイクルがこのような命令の第２復号サイ
クルでない場合である。ラッチＢ３２及びトリガＢ３３
は、それらをリセットさせるような次の「復号成功」信
号Ａ４Ｂが生ぜられるまで、そのままオンに留まる。線
Ｂ４乃至Ｂ７上の信号はトＩＪガ信号であり、所与のＡ
ＯＰが開始されるサイクルの間に有意となる。

これらの信号は、このＡＯＰによって遂行さるべき動作
に関係する情報を供給する。「第１取出」信号Ｂ４は現
在の取出が主記憶ＡＩ６の特定のフィールドから取出さ
れつつあるオペランドの最初のものであることを指示し
、「最終取出」信号Ｂ５は現在の取出がこのオペラソド
の最後のものであることを、「行先取出」信号Ｂ６は現
在の取出が行先制御によって行われていることを、そし
て「ソース取出」信号Ｂ７は現在の取出がソース制御に
よって行われていることをそれぞれ指示する。信号Ｂ６
又はＢ７のいずれか一方は、これらのすべての取出につ
いてオンとなる。信号Ｂ４及びＢ５は、順次の取出位置
に依存して、いずれかの組合せでオンとなる。第１２図
から加わる「再取出優先」信号Ｅ８は、当該サイクルの
間にアドレス増数器ＤＩ１（第１１図）が再取出を遂行
するために使用されていることを指示する。

これは遂行可能な最高優先順位の動作である。信号Ｅ８
は、アドレス増数器ラッチＤＩ０（第１１図）からアド
レスが取られるように「アドレス加算器をＰＲＡＬへゲ
ート」信号ＢＩをオフに転じ、またラッチ時間に「取世
襲求」信号Ｂ２をオンに転じて笛ＣＦ Ａ１３へ取出要
求を指示させる。「ソース／行先優先」信号Ｅ７は、或
るサイクルの間にソース制御又は行先制御のいずれかが
取出のためにアドレス増数器ＤＩＩを使用していること
を指示する。これは第２の優先順位を有する動作である
。またこの信号Ｅ７は、アドレス増数器ＤＩＩからアド
レスが取られるように、信号ＢＩをオフに転じる。さら
にこの信号Ｅ７は、ＰＳＣＦ Ａ１３への「取出要求」
信号Ｂ２をラッチ時間にオンに転じるとともに、この取
出のために或るＡＯＰが開始されるように「ＡＯＰ開始
」信号Ｂ３をオンに転じる。もし命令復号ブロックＡＩ
１から加わる「行先取出」信号Ａ４０及び「ソース取出
」信号Ａ４Ｅの一方が「復号成功」信号Ａ４Ｂと同時に
オンとなるならば、これに応じて信号Ｂ２及びＢ３がオ
ンに転じられる。しかし、信号ＢＩはオンに転じないの
で、アドレスはアドレス加算器Ｄ１３（第１１図）から
取られない。第１０Ａ図及び第１０Ｂ図に示す論理は、
使用中状態にあるＡＯＰのトラックを維持するとともに
、必要に応じて開始さるべき次のＡＯＰを決定する。

破線で囲まれた回路Ｃ，Ａ乃至Ｃ，Ｆの各々は、開始ト
リガと、使用中トリガと、ＡＯＰの各々に対応するラッ
チとを含む。以下では回路Ｃ，Ａについて説明するが、
これは他の回路Ｃ，Ｂ乃至Ｃ，Ｆについてもあてはまる
。回路Ｃ，Ａに設けられた使用中トリガＣ２０及び使用
中ラツチＣ２１は、ＡＯＰ−Ａに対応する使用中トリガ
及び使用中ラッチである。これらはＡＯＰ−Ａが使用中
であるときオンとなり、ＡＯＰ−Ａが割当てられておら
ず従って利用可能であるときオフとなる。これらをオン
に転ずる信号はＡＮＤ回路Ｃ２２から到来し、該回路は
第９Ａ図から加わる「ＡＯＰ開始」信号Ｂ３及びＡＯＰ
−Ａが次に使用されることを指示する復号器Ｃ２３の出
力Ａによって作動される。ＡＮＤ回路Ｃ２２の出力はそ
れと同時に開始トリガＣ２４をオンに転じ、該トリガは
ＡＯＰ−Ａが開始されている１サイクルの間オンとなる
。「ＡＯＰ−Ａリセット」信号ＫＩは、ＡＯＰ−Ａがも
はや必要でなくなったとき１サイクルの間にオンになり
、使用中ラツチＣ２１及び使用中トリガＣ２０をオフに
転じてＡＯＰ−Ａが今や割当てられていないことを指示
させる。ラッチＣ２１がオンであると、これに応じて「
アドレス増数器をＯＡＲ−Ａへゲート」信号Ｃ７及び「
アドレス加算器をＯＡＲ−Ａへゲート」信号Ｃ１３が禁
止される。第１１図を参照するに、信号Ｃ７及びＣＩ３
はアドレス増数器ラッチＤＩＯ又はアドレス加算器ラツ
チＤ９からＡＯＰ一ＡにあるＯＡＲ−Ａへの入力ゲート
をそれぞれ制御する。もし使用中ラツチＣ２１がオフで
あれば、信号８１の状態に依存して信号Ｃ７又はＣ１３
のいずれか一方が出力され、かくてアドレス増数器ラッ
チＤＩＯ又はアドレス加算器ラツチＤ９のいずれかがＯ
ＡＲ−Ａへ入力ゲートされる。従って、或るＡＯＰが使
用中でなければ、そのＯＡＲは、信号ＢＩの状態に依存
して第１１図のアドレス増数器ラッチＤＩＯ又はアドレ
ス加算器ラッチＤ９から各サイクルごとに入力ゲートさ
れうる。然る後、このＡＯＰが開始されるとき、この入
力ゲートが停止されるので、入力ゲートされた最後の値
はこのＡＯＰが必要とするオペランド・アドレス値であ
る。回路Ｃ，Ａについて前記した構成及び動作は、ＡＯ
Ｐの各々についても同様である。第１０Ａ図の回路Ｃ２
５乃至Ｃ２７は開始トリガＣ２４及び使用中トリガＣ２
０の状態を調べ、そして第９Ａ図からの「ＡＯＰ開始」
信号Ｂ３が活勢である場合には、どのＡＯＰが次のサイ
クルで開始さるべきかを決定する。

これらの回路の動作は、まずＡＯＰ−Ａを調べそれが使
用可能であれば使用し、さもなければ次にＡＯＰ−Ｂを
調べそれが使用可能であれば使用するという手順を、Ａ
ＯＰ−Ｆに至るまで順次に行う。回路Ｃ２５乃至Ｃ２７
はビット０乃至２から成る３ビットのｍ（識別子）を供
給し、これにより次に使用さるべきＡＯＰを指示する。
簡単のために「次のｍ」と呼ばれるこのｍはその値２が
ＡＯＰ−Ａを指示し、値３がＡＯＰ−Ｂを指示し、以下
同様に値７がＡＯＰ−Ｆを指示する如く符号化されてい
る。このようにして発生された「次のＩＤ」は使用ｍラ
ッチＣ２８に置かれ、該ラツチはこのｒ次のＩＤ」を復
号器Ｃ２３へ戻す。こうすることにより、「ＡＯＰ開始
」信号Ｂ３が受取られたとき、オンに転ぜられるべき開
始トリガ及び使用中トリガを決定することができる。所
与のＡＯＰを識別するＩＤの符号化は、本発明の実施態
様を通して標準化されている。復号器Ｃ２３の出力Ａ乃
至Ｆは２進のＩＤコード０１０乃至１１１（すなわちＩ
Ｇ隼の２乃至７）にそれぞれ対応する。この実施態様に
おけるすべての復号器及び符号器には、これと同じ規則
が適用される。第１１図は、オペランド取出ブロックＡ
９における仮想アドレスの処理を示す。そこにはＡＯＰ
−Ａ乃至ＡＯＰ−Ｆにそれぞれ設けられた６個のＯＡＲ
、すなわちＯＡＲ−Ａ乃至ＯＡＲ−Ｆが図示されている
。これらのＯＡＲは、第１０Ａ図及び第１０Ｂ図から加
わる信号Ｃ７乃至ＣＩ８の制御下で、アドレス加算器ラ
ツチＤ９又はアドレス増数器ラツチＤＩＯから入力ゲー
トされうる。オペランド取出ブロックＡ９のアドレス加
算器ラッチＤ９によって受取られる有効アドレスはアド
レス加算器出力線Ａ４Ａを介して命令復号ブロックＡＩ
Ｉから供ｖ給され、該ブロックは命令が復号されたと
きその有効アドレスを計算する。

というのは、アドレス加算器Ｄ３１は実際には命令復号
ブロックＡＩＩの一部として設けられているからである
。アドレス加算器ラッチＤ９にあるアドレスはアドレス
加算器Ｄ１３から与えられ、オペランド取出ブロックＡ
９の内部におけるアドレスの処理を表わす。

オペランド取出ブロックＡ９が適当なＯＡＲ中のアドレ
スによって要求されるオペランドの再取出を必要とする
場合、アドレス増数器ＤＩ Ｉは該ＯＡＲからプロセッ
サ・アドレス・ラツチＤ１２ヘアドレスを与えるための
通路として使用される。この場合、信号Ｆ３川ま不在で
このアドレスには何も加算されず、また信号ＢＩも不在
であるからこのアドレスはプロセッサ・アドレス・ラツ
チＤ１２へゲートされる。かくて、このアドレスは変更
されないでそのままＰＳＣＦ Ａ１３へ再送される。こ
の目的は既に開始されたＡＯＰについて取出を反復する
ことにあるから、他のＡＯＰは開始されない。アドレス
増数器ＤＩＩの他の目的は、ソース制御又は行先制籾に
よって、使用中でないＡＯＰを開始させるためのアドレ
スを供輪葺することにある。この場合、ソース制御又は
行先制御によって最後に開始されたＡＯＦのＯＡＲはア
ドレス増数器ＤＩＩへゲートされ、さらに偽ＣＦ ＡＩ
３へ新しい取出要求を供給するためにプロセッサ・アド
レス・ラツチＤ１２へゲートされ、また次のＡＯＰを開
始させるためにアドレス増数器ラツチＤＩＯＩこもゲー
トされる。ソース制御又は行先制御がこのようにしてア
ドレス増数器ＤＩＯを普通に使用している場合、信号Ｆ
３０がオンとなって（ダブルワード中の８バイトを表わ
す）８がアドレスへ加算されるから、次の上位ダブルワ
ードから取出が行われることになる。この例外は信号Ｆ
３０が不在となるような童複取出の場合であり、ここで
は同一ダブルワードが再び取出される。既に説明した信
号ＢＩはアドレス加算器Ｄ１３をプロセッサ・アドレス
・ラッチＤ１２へゲートするための信号であって、該ラ
ツチＤ１２へのアドレスがアドレス加算器Ｄ１３又はア
ドレス増数器ＤＩＩのいずれから取られるのかを制御す
るとともに、アドレス加算器ラッチ○９又はアドレス増
数器ラッチＤＩＯのいずれがＯＡＲへ入力ゲートされる
のかを制御する。第１２Ａ図及び第１２Ｂ図の論理は、
第１１図のアドレス増数器ＤＩＩヘアドレスを出力ゲー
トすべきＯＡＲを制御する。「ＯＡＲゲート」線ＥＩ乃
至Ｅ６はＯＡＲ一Ａ乃至ＯＡＲ−Ｆの出力ゲートへそれ
ぞれ接続され、そして優先回路を構成するフアネル回路
ＥＩＯ乃至Ｅ１５へ接続されたゲート制御トリガから信
号をそれぞれ受取る。ｒＡＯＰ再取出」信号ＪＩ乃至Ｊ
６は第１７Ｂ図から受取られ、ＡＯＰ−Ａ乃至ＡＯＰ−
Ｆの各々に対する再取出動作を指示する。これらの信号
ＪＩ乃至Ｊ６のうち唯１つだけが一時にオンとなること
が可能であり、そして或る信号がオンとなった場合には
、これに応じて第１２Ａ図の「ＯＡＲゲート」信号ＥＩ
乃至Ｅ６のうち対応する信号がオンに転じられ、またＯ
Ｒ回路Ｅ９の出力がオンとなってフアネル回路ＥＩＯ乃
至Ｅ１５への他の全入力をデゲートさせる。さらに再取
出優先トリガＥ１６もオンとなり、線Ｅ８を介して当該
サイクルの間にアドレス増数器ＤＩ１（第１１図）が再
取出のために使用されていることを指示する。もし「Ａ
ＯＰ再取出」信号ＪＩ乃至Ｊ６の或るものがオンでなけ
れば、アドレス増数器ＤＩＩをソース制御及び行先制御
によって使用することができる。もしこれらの制御のう
ちいずれか一方がアドレス増数器ＤＩＩの使用を必要と
すれば、該制御は第１３８図の「行分ａＤ使用」信号Ｆ
１、「ソースＩＤ使用」信号Ｆ３又は「次のＩＤ使用」
信号Ｆ４をオンに転ずる。信号ＦＩは行先制御が新しい
ＡＯＰの開始を必要とするときにオンに転じ、これによ
り第１５図からの線Ｇ６に「先行行先ＩＤ」を有するＯ
ＡＲをアドレス増数器ＤＩ Ｉへゲートさせる。同様に
、信号Ｆ３はソース制御が新しいＡＯＰの開始を必要と
するときオンに転じ、これにより第１５図からの線Ｇ４
に「先行ソースｍ」を有するＯＡＲをアドレス増数器Ｄ
Ｉ Ｉへゲートさせる。ソース制御だけが１サイクルの
速度で新しいＯＡＲを開始させることができるが、この
ためには特別の動作が必要である。この場合、第１０Ａ
図からの「次のＩＤ」信号ＣＩ９によって識別されたＡ
ＯＰがアドレス増数器ＤＩＩへゲートされるように、ソ
ース制御によって（信号Ｆ３のかわりに）信号Ｆ４が上
昇される。信号ＣＩ９は開始されんとしているＡＯＰの
ＩＤを含み、そしてこの「次のｍ」は線Ｇ４上の「先行
ソースＩＤ」のかわりに使用される。というのは、１サ
イクルの速度で動作している場合、先に開始されたＡＯ
Ｐのｍが「先行ソースＩＤ」信号Ｇ４を獲得するには十
分な時間が無いからである。第１２Ａ図のソース／行先
優先トリガＥ１７がオンに転ずると、これは当該サイク
ル中にソース制御又は行先制御によってアドレス増数器
ＤＩＩが使用されていることを指示する。

このトリガＥ１７がオンに転ずるのは、「ソース／行先
優先要求」信号Ｆ２が存在し且つＯＲ回路Ｅ９へ供給さ
れる「ＡＯＰ再取出」信号Ｊ Ｉ乃至Ｊ６が存在しない
場合である。第１３Ａ図乃至第１３Ｄ図は、ソース制御
及び行先制御を示す。

これらの図面に示された主要な制御論理は、特定のフィ
ールドを敬出すために１より多いＡＯＰが必要であると
き、追加ＡＯＰの開始を制御する。「１より多いダブル
ワード」信号Ｂ１２が、主たる制御を与える。ソース取
出を必要とする命令が復号された後のサイクルにこの信
号Ｂ１２が存在していれば、「ソース８フィールド取出
」信号Ｂ９はラッチＦＩＯ及びトリガＦＩＩをセットす
る。このラツチＦＩＯ及びトリガＦＩで‘ま「 このソ
ース。フィールドの取出が継続する限り、オンに留まる
。また信号Ｂ９はソース。カウント。ラッチＦ１２を制
御し、これにより当該オペランドについて取出すことが
必要なダブルワードの総数より１だけ小さい「ダブルワ
ード・カウント」信号ＢＩＩを該ラッチへ入力ゲートさ
せる。次いで、この信号ＢＩＩは各サイクルごとに加算
器Ｆ１３及びソース・カウント・トリガＦ１４を通して
ソース・カウント・ラツチＦ亀２へ戻される。普通の場
合、ラツチＦ１２のカウント信号は加算器Ｆ１３によっ
ては変更されない。しかし、もしソース取世ラツチＦ２
１（第１３Ｄ図）からの「ソース取出」信号Ｆ８がオン
となって新しいソース取出が開始されたことを指示する
なら‘ま、信号ＢＩＩは加算器Ｆ１３で１だけ減数され
る。零検出器Ｆ１５はソース・カウント・ラッチＦ１２
のビット２３乃至２７へ接続され、この信号ＢＩＩが１
まで減数されたときその出力を供給し、よって１回だけ
の取出が残っていることを指示する。この取出が行われ
た場合、雲検出器Ｆ１５の出力と信号Ｆ８の組合せによ
りＡＮＤ回路Ｆ１６から出力が生じ、ソース・リセット
−トリガＦ１７をオンに転じる。これによりソース制御
のオペランド取出が終了したことが指示され、そしてソ
ース活勢ラッチＦＩＯがリセットされる。ソース・リセ
ット。

トリガＦ竃７がオンになると、これに応じて「ソース／
行先最終取出」信号Ｆ６が送られ、このサイクルに開始
されているＯＡＲが最終取出のためのものであることを
指示する。システム中のデッドロックを防止するには、
ソース制御又は行先制御の一方により割当てることがで
きるＡＯＰの数を制限して他方の制御によるＡＯＰの獲
得をロック・アウトしないようにすることが必要である
。

この制限を実現するため、ＡＯＰの各々についてステー
タス・ビットを維持し「 どのＡＯＰがソース取出又は
行先取出のために使用されているかを記録することが行
われる。信号Ｎ５は２個のＡＯＰがソースのために割当
てられることを指示し、信号Ｎ４は３個のＡＯＰがソー
スのために割当てられることを指示する。これらの信号
はソース取出ラッチＦ２１からの信号Ｆ２１と組合わさ
れ、ソース取出のために３個のＯＡＲが割当てられるこ
とを指示するためにフアネル回路Ｆ３２から出力を生ぜ
しめる。この出力は、行先活勢ラツチＦ３０がオンであ
るとき、ソース制限トリガＦ２０をオンに転ずる。行先
制御のための同様の論理は、３個以上のＯＡＲが行先取
出のために割当てられるとき、行先制限トリガＦＩ９を
オンに転ずる。

この動作は「 ソース活勢ラッチＦＩ０のオン状態によ
っては条件付けられない。このように「 この点におけ
る両制御の動作が異なるのは、ＭＶＣ命令やＬＭ命令の
如き命令について行先制御が活勢でなくても、ソース制
御はランすることがあるからである。逆に、行先制御は
、ソース制御がランしていなければ、決してランしない
。制限トリガＦＩ９又はＦ２０の一方がオンであれば、
それに関連するソース制御又は行先制御はそれ以上ＡＯ
Ｐを開始させることができない。優先回路Ｆ２２は、ア
ドレス増数器ＤＩ１（第１１図）を次に使用することが
できるのがソース制御又は行先制御のどちらであるかを
決定する。

この回路によって調べられるものには、ソース活勢トリ
ガＦＩＯ及び行先活勢トリガＦ３０、行先制限トリガＦ
Ｉ９及びソース制限トリガＦ２０、アドレス増数器トリ
ガＦ２７、「ソースノ行先優先」信号Ｅ７並びに「ＰＳ
ＣＦ使用中」信号Ａ２Ａがある。実現されたアルゴリズ
ムに従って、もしソース制御及び行先制御の両者が使用
中であれば、それらの制御は１つおきのサイクルごとに
動作することを許され、そしてどちらの制御も先行サイ
クルに動作しなかったならば、行先制御に磯先権が与え
られる。もし行先制劉が宿勢でなければトソース制御が
各サイクルごとに動作することを許される。もし行先制
御が後続サイクルにアドレス増数器ＤＩＩを使用するの
であれば、優先回路Ｆ２２の出力はラツチＦ２３をオン
に転ずる。

もしソース制御が後続サイクルにおいてアドレス増数器
ＤＩＩを使用することになっており且つ該制御が現サイ
クル中にこのアドレス増数器ＤＩＩを成功裡に使用しな
かったならば、ラツチＦ２４がオンに転ぜられる。もし
ソース制御がアドレス増数器ＤＩＩを現サイクルで成功
裡に使用し且つ該増数器を次のサイクルで再び使用する
のであれば、そのときにはラッチＦ２５がオンに転ぜら
れる。これらのラッチから得られる信号Ｆ１，Ｆ３及び
Ｆ４は第１２Ａ図及び第１２Ｂ図のゲート制御論理へ供
給されて適当なＯＡＲからアドレス増数器ＤＩ Ｉへの
ゲートを制御し、「ソース／行先優先要求」信号Ｆ２は
第１２図のソース／行先優先トリガＥ１７へ供Ｖ給され
てソース制御又は行先制御が優先権を必要としているこ
とを指示せしめる。もしラツチＦ２４又はＦ２５がオン
になれば、ソース・アドレス増数器トリガＦ２７はこれ
らのラッチへ接続されたＯＲ回路の出力信号Ｆ２６によ
ってオンに転じられる。

高優先順位の再取出動作が遂行されなかった場合、この
トリガＦ２７はアドレス増数器ＤＩＩがソース・オペラ
ンドのために使用されていることを指示する。もしこの
トリガＦ２７のオンと同時にソース・リセット・トリガ
Ｆ１７がオンとなるか、又は「偽ＣＦ使用中」信号Ａ２
Ａが受取られ、或いはもし「ソース／行先優先」信号Ｅ
７がオフであれば、このラツチＦ２７の出力はＡＮＤ回
路Ｆ２８で阻止される。もしこの出力が阻止されなけれ
ば、ソース・オペランドのために或るＡＯＰが開始され
、またソース取出ラツチＦ２１がオンとなってこのこと
を指示する。このラッチＦ２１からの信号Ｆ８及びラツ
チへ接続されたソース取出トリガからの「ソース取出」
信号Ｆ７は、この要求に関連するＡＯＰを正常に開始さ
せるたに使用される。ソース・オペランドの取出につい
て説明したものと同機の回路が、行先オペランドの取出
についても設けられ、それと同様の態様で使用される。
両者が相違する処は、行先制御は１サイクルの速度では
動作することができず、しかも常に３個のＡＯＰに制限
されるのに対し、ソース制御は１サイクルの速度で動作
可能であって、行先制御が活勢でなければ６個のＡＯＰ
全部を使用することができるという点にある。第１４図
において、行先ＩＤトリガＧＩＯ‘ま、ＥＦ Ａ１５へ
供ｖ給さるべき次の行先データを有するＡＯＰのＩＤ、
すなわち「次の行先ＩＤＪを保持する。

各命令の実行開始時に、「ＯＰ分岐取得」信号Ａ５Ａは
、ラツチＧ１４から行先ＩＤトリガＧＩＯへの入力ゲー
トを行わしめる。もしこの命令について行先取出が遂行
されたならば、当該制御は、ＯＰ分岐取得サイクルの間
にチェーンにおける最初の行先ＡＯＰのＩＤ、すなわち
ｒ次の行先ｍ」を線Ｍ２に供給する。次いで、ＥＦＡＩ
５が行先データのダブルワードを受取る準備を完了する
と、これは「Ｂレジスタへの主記憶オペランド」信号Ａ
６Ｂを与える。この結果、行先ＩＤトリガＧＩＯはゲー
トＧＩＩを介して出力ゲート制御ラッチＧＩ２へゲート
され、そしてその「現に出力ゲートされるＡＯＰのｍ」
出力Ｇ３はこのｍによって選択されたＡＯＰ中のＯＰを
ＥＦ Ａ１ ５のＡ及びＢレジスタに至るバスヘゲート
させる。もしこのデータが実際に偽ＣＦＡ１３から再び
受取られなかったならば、ラッチＧＩ２への入力ゲート
を制御する信号ＧＩ５は後続サイクル中にＥクロツクが
停止される間このラツチの内容をそのまま保持させるの
で、当該ＯＰはそのデータをＥＦＡ１５が受取るまで継
続的に出力ゲートすることができる。またラッチＧＩ２
の出力信号Ｇ３はオペランド取出論理へ供給され、該論
理は行先チェーンにおける次のＯＰを決定するとともに
、「次のｍ」信号ＰＩを復帰させてそのデータをＥＦＡ
１５へ送らせるようにする。この信号ＰＩは、「Ｂレジ
スタへの主記憶オペランド」信号Ａ６８により、行先Ｉ
ＤトリガＧＩＱへ入力ゲートされる。もしＥクロツクが
がＡＮＤ回路Ｇ１ ３によって停止されているならば、
データが利用可能となるまで、行先ＩＤトリガＧＩＯへ
の入力ゲートが禁止される。この動作の完了時に、最初
のＯＰの行先データはＥＦＡ１５へ供給されており、ま
た行先ＩＤトリガＧＩ Ｏもチェーンの次のＡＯＰをポ
イントするように更新されているので、ＥＦＡＩ５が他
の入力ゲートを通知するとき、ＥＦＡＩ５は行先チェー
ンにおける次のＯＰの内容を受取ることになる。

ソースＩＤトリガＧ竃６も同様に動作するが、ただこの
トリガは当該命令について遂行されたソース取出のサー
ビスを与えるという点が異なる。この相違点の理由とし
ては、或る命令についてソース取出が遂行される場合、
オペランド取世論理は、ＥＦＡＩ５からの明示的信号を
要することなく、その実行開始時にＡレジスタへの最初
の入力ゲートを自動的に遂行するということが挙げられ
る。このことは「ＯＰ分岐取得」信号Ａ５Ａによって生
ぜられ「該信号は「次のソースＩＤ」信号ＭＩを出力ゲ
ート制御ラツチＧＩ２へ直接にゲートせしめるとともに
、この信号ＭＩの値が零でなければラッチＧＩ９をオン
に転じて線ＧＩ？に信号を生ぜしめ、これによって当該
ＯＰをＥＦＡ１５中のＡレジス夕へ出力ゲートさせる。
行先オペランド‘こついて説明したと同様に「出力ゲー
ト制御ラッチＧ亀２の出力信号Ｇ３はオペランド取出論
理へ加わり、該論理はチェ−ン中の「次のｍ」信号ＰＩ
を供給し、この信号はラツチＧ富９によってソースＩＤ
トリガＧ１６へ入力ゲートされる。Ｅクロックを停止さ
せる動作は行先オペランドのそれと同じであり、そして
ＥＦＡＩ５中にあるＡレジスタへの後続オペランドの入
力ゲートは「Ａレジスタへの主記憶オペランド」信号Ａ
６Ａによって通知されるので、これにより行先ＩＤのそ
れと同じ動作が行われる。第１５図において、先行ソー
ス・ラッチＧ２０及び先行ソース・トリガＧ２１は、ソ
ース制御によって現に生成されている処のチェーンで最
後に開始されたＡＯＰのＩＤを保持する。

普通の場合「「ソース取出」信号Ｂ７がなければ、この
先行ＡＯＰのＩＤはトリガＧ２ １からゲートＧ２２を
通してラッチＧ２０へ帰還されるので、このＩＤはこの
ラッチＧ２０及びトリガＧ２１で無限に保持される。こ
れに対し、「ソ−ス取出」信号Ｂ７が生ずる場合は、ｒ
最終取出Ｊ信号Ｂ５がオンでゲートＧ２３を阻止させな
い限り、この信号Ｂ７はゲートＧ２３を作動させるので
、線Ｔ２にある開始中ＡＯＰのＩＤ（ＣＩ ＩＤ）がラ
ツチＧ２Ｑへゲートされることになる。各ＡＯＰの制御
によって保持されるステータス情報の内には、チェーン
における先行ＡＯＰのＩＤ、すなわち「先行ＩＤ」が含
まれる。この「先行ＩＤ」は線Ｇ８を介してＡＯＰ制御
へ供給される。ソース制御については、これがチェーン
の最初の取出でない限り、従って「第１取出」信号Ｂ４
がオンでゲートＧ２４を阻止させない限り、この「先行
ＩＤ」は「ソース取出」信号Ｂ７の制御下でゲートＧ２
４を通して線Ｇ８へゲートされる。かくて、チェーン中
の最初のＡＯＰはｒ先行ＩＤ」として零を有するのに対
し、チェーン中の他のＡＯＰは先行ＡＯＰがどれである
かを指示する有意な「先行ＩＤ」を有する。先行行先ラ
ッチＧ２６及び先行行先トリガＧ２７も同様の態様で動
作する。ＩＢＭシステム／３７０のアーキテクチヤがプ
ロセッサの動作に議す制約には「命令“ｎ”に対するす
べてのオペランド取出が命令“ｎ十１”に対する任意の
オペランド敬出の前に遂行されねばならないというもの
と、複数のダブルワード‘こわたるオペランドを有する
ような命令については、オペランドの取出は最下位から
最上位へ順次に遂行されねばならないというものがある
。

オペランド取出論理がこのように構成されていると〜各
オペランドを取出すために使用されるＡＯＰはァーキテ
クチャ的に正しい順序で開始されることになる。

しかし、或るデータはキャッシュから利用することがで
き、また他のデータは主記憶ＡＩ６からの取出を必要と
することがあるので、各ダブルワードのみかけの取出順
序はＡＯＰの開始順序とは異なることがある。この理由
で、後述するように順序付け拒否と呼ばれる機構がオペ
ランド取出ブロックＡ９に設けられる。それぞれの取出
が正しい順序で遂行されることを保証するには、諸ＡＯ
Ｐが最初はどのような順序で開始されたかを記憶するこ
とが必要である。第１６Ａ図乃至第１６Ｄ図に示すＬＲ
Ｕ（戊ａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）論理はこの機
能を遂行する。１５個のラッチ日１３乃至日２７の各々
はＡＯＰの異なる対にそれぞれ対応する。

たとえば、ラツチ日１３について説明すると、これはＡ
ＯＰ−Ｂの開始時にセットされ、そしてＡＯＰ−Ａの開
始時にリセットされる。もし任意の時間にラッチ日１３
がオンであれば、これはＡＯＰ−ＢがＡＯＰ−Ａよりも
後に開始されたことを指示し、従って再取出が遂行され
る場合には、ＡＯＰ−ＡがＡＯＰｎＢよりも高い優先順
位を有することになる。これに対し、もしラッチ日１３
がオフであれば、事態は前記と全く反対である。フアネ
ル回路日２８乃至日３３の各々は、ＡＯＰ一Ａ乃至ＡＯ
Ｐ−Ｆの各々が再取出を必要としていることを指示する
第１７Ｂ図からの「ＡＯＰ再取出要求」信号Ｊ７乃至Ｊ
１２をそれぞれ受取る。この再取出が必要となるのは
「前記したように順序を外れた取出があったためか、又
はＰＳＣＦＡＩ３によって取出が拒否されたためである
。フアネル回路日２８の出力は、他のＡＯＰが高い優先
順位を有していて再取出を必要としているために、ＡＯ
Ｐ−Ａが現時点では再取出を許可されないことを指示す
る。

この状態が存在するのは、ＡＯＰ一Ｂが再取出を必要と
し且つＡＯＰ−Ａより高い優先順位を有していたり、又
はＡＯＰ−Ｃが再取出を必要とし且つＡＯＰ−Ａより高
い優先順位を有している場合等である。フアネル回路日
２９乃至日３３は、ＡＯＰ−Ｂ乃至ＡＯＰ−Ｆについて
これと同じ機能を遂行する。第１７Ａ図及び第１７Ｂ図
に示す論理の主たる目的は、再取出を必要とするＡＯＰ
のトラックを維持することと、その再取出の正しい時間
になるとき適当な再取出信号を発生することである。

「Ｃ２１Ｄ」信号Ｔ４は、ＰＳＣＦのＣ２サイクルを有
するＡＯＰを識別する。ここで、Ｃ２サイクルとは、ダ
ブルワードが送られていること又は取出要求が遅延若し
くは拒否されたことを俺ＣＦ ＡＩ３が通知するような
時間である。この信号Ｔ４は復号器Ｊ １３へ供給され
、そこから前記ＡＯＰへの出力が生ぜられる。ＡＯＰ−
Ａが「Ｃ２１Ｄ」信号Ｔ４によって識別されるものとす
ると、Ｃ２サイクルの間に線Ｊ１４に信号が生ぜられる
。もしこのＣ２サイクルの間に「遅延敬出拒否」信号Ａ
２Ｃが存在するか又はＰＳＣＦＡ１３から「取出遅延」
信号Ａ２Ｄが生ぜられる場合、或いはオペランド敬出ブ
ロックＡ９で「順序付け拒否」信号Ｋ７が発生される場
合、ＯＲ回路Ｊ１６はＡＮＤ回路Ｊ １５へ出力を与え
、該ＡＮＤ回路はまた線Ｊ １４上の信号を受取ってＡ
ＯＰ一Ａ再取出要求ラッチＪ１７をオンに転ずる。もし
Ｃ２サイクルの間に「取出遅延」信号Ａ２０が存在する
か、又は「遅延取出進行中」信号Ａ２８がオンである間
に「遅延取出棺否」信号Ａ２Ｃが存在すれば、ＡＮＤ回
路Ｊ １ ８はＡＯＰ−Ａ拒否ラッチＪ Ｉ ９をオン
に転ずる。ＡＯＰ−Ａ再取出要求ラッチＪ １ ７は、
ＡＯＰ−Ａによって必要とされた再取出が実際に遂行さ
れるまで、ＡＯＰ−Ａが再取出を必要としていることを
記憶する。ＡＯＰ−Ａ拒否ラッチＪ Ｉ９は、ＡＯＰ−
Ａの拒否理由が遅延取出にあることを記憶し、そして「
遅延取出進行中」信号Ａ２８が終了するまでこれを記憶
する。ラッチＪ１７及びＪＩ９の両者がオンである場合
、これは再取出が必要とされているけれども、拒否の原
因となった遅延取出力沖ＳＣＦＡ１３でまだ完了してい
ないために、この再取出がまだ遂行できないことを指示
する。ラッチＪ１７がオンで且つラッチＪＩ９がオフと
なる場合、これはＡＯＰ−Ａの再取出が必要とされてお
り且つ優先順位が与えられれば直ちに遂行可能であるこ
とを指示する。「ＡＯＰ−Ａ再取出」信号ＪＩを上昇さ
せることができるのは、ラツチＪ１７がオソ、ラツチＪ
Ｉ９がオフで、しかも（優先順位の高い或るＡＯＰが再
取出を待機していることを指示する）信号日７がオフで
あるような場合である。この信号ＪＩは、ＡＯＰ−Ａの
再取出を実施するに必要な動作を生ぜしめる。特に、こ
の信号ＪＩはゲート制御トリガへ供給されてＡＯＰ−Ａ
をアドレス増数器ＤＩ１（第１１図）へゲートせしめ、
さらにこの信号Ｊ Ｉは符号器Ｊ２０へ供野合され、該
符号器から再取出ＩＤトリガＪ２１へＡＯＰ−Ａのｍを
送らしめる。このようにして再取出ＩＤトリガＪ２１に
非零のＩＤが与えられると、これは識別されたＡＯＰ−
Ａに対する再取出を遂行するためにアドレス増数器ＤＩ
Ｉがこの特定のサイクルで使用されていることを表わす
。このｍ値は復号器Ｊ２２へ供給され、該復号器はＡＯ
Ｐ−Ａについて線Ｊ ２３に出力を発生してこれをＡＮ
Ｄ回路Ｊ２４へ与える。ＡＮＤ回路Ｊ２４は、「ＰＳＣ
Ｆ使用中」信号Ａ２Ａがオンでなければ、ＡＯＰ−Ａ再
取出要求ラッチＪ１７をリセットする。前記したように
、もしＡＯＰ−Ａからの当初の取出要求が「取出遅延」
信号Ａ２Ｄを受取ったならばトこれに応じてＡＯＰ−Ａ
拒否ラッチＪＩ９及びＡＯＰ−Ａ再取出要求ラツチＪ１
７がオンに転じられている筈である。

この状況では、データはＰＳＣＦ ＡＩＳによって１ビ
ット遅れて復帰されるのでｔ再取出を遂行する必要はな
い。この特定の状況にいて〜ＡＯＰ−Ａに対するデータ
が復帰されんとするとき、「前進ＩＤ」線ＵＩを介して
与えられる該ＡＯＰのＩＤが「ＰＳＣＦ前進」信号Ａ２
Ｂによって復号器Ｊ２５へゲートされ、かくて該復号器
から線Ｊ２６に生ぜられる出力によってＡＯＰ−Ａ拒否
ラツチＪ １ ７及びＡＯＰ−Ａ再取出要求ラッチＪ耳
９がリセットされる。再取出を実際に必要としていなか
ったとしても、遅延された取出の際にこれらのラツチを
オンに転ずるのはト優先順位の低い他のＡＯＰが再取出
を遂行することを防止するためである。これらの他のＡ
ＯＰは「ＡＯＰ−Ａに対するデータが受取られるまで再
取出を遂行することを許可されないからである。ＡＯＰ
一Ａ拒否ラッチＪ１９は、「遅延取出進行中」信号Ａ２
Ｅがオフになるまで、つまりＰＳＣＦ Ａ１３で遂行さ
れている遅延された現在の取出が完了したこと及びＰＳ
ＣＦ Ａ亀 ３が今や遅延された他の取出を遂行するた
めに利用可能であることが通知されるまで、オンに留ま
る。第１９図のＡＯＰリセット。トリガＫ８乃至Ｋ１３
は、対応するＡＯＰがその動作を完了してリセットされ
んとするとき、オンに転じられる。この状況が生ずるの
は、対応するＡＯＰについて取出されたデータがＥＦＡ
Ｉ５へ成功裡に転送された場合である。この状態は、デ
ータがＡ及びＢレジスタへ出力ゲートされていることを
指示示する処の第１４図の出力ゲート制御ラッチから加
わる「現に出力ゲートされるＡＯＰのＩＤ」信号Ｇ３の
存在と、「Ｅクロツク停止」停止信号Ｓ２の不在とによ
って認識される。第１８図の論理は、「順序付け拒否」
信号Ｋ７を生成するためのものである。

この信号Ｋ７を受取るＡＯＰはそのＯＰに保持されたダ
ブルワードの再取出を行うように制御されるが、これは
受取られたダブルワードが順序を外れているために行わ
れる。もし任意のＡＯＰが再取出を必要としておれば、
ＯＲ回路Ｋ１４は出力を発生して、そしてもしこの状態
が存在する間に「ＡＯＰ開始」信号Ｂ３がオンならば、
ＡＮＤ回路Ｋ１５から出力が生ぜられ、これによりトリ
ガＫ１６「ラッチＫＩＴ及びトリガＫ１８が後続サイク
ルにおいてそれぞれ１サイクルの間オンに転じられる。
この結果、当該ＡＯＰに関連する要求のＣ２サイクルの
間に、つまり該ＡＯＰが拒否信号を探索する間に、ｒ順
序付け拒否」信号Ｋ７が生ぜられる。信号日亀乃至日６
は、ＡＯＰ−Ａ乃至ＡＯＰ−Ｆについても再取出を必要
としている高優先順位のＡＯＰが存在することをそれぞ
れ指示する。もしこれらのうち任意の信号がオンであり
且つこのＡＯＰのｍが「ＣＩＩＤ」信号Ｔ】又は「Ｃ２
１Ｄ」信号Ｔ４の形で与えられるならば、フアネル回路
ＫＩ９又はＫ２６から信号が生ぜられトこれにより当該
ＡＯＰのＣ２サイクル中に「順序付け拒否」信号Ｋ？が
生ぜられる。第２０Ａ図及び第２０Ｂ図に示す論理は、
‘１｝特定の命令がその最初の実行サイクルを越えて進
行することを許される前に或るＡＯＰのＯＰによってデ
ータが受取られたか否かに拘わりなく、このＡＯＰを復
号中の該特定の命令と関連付けるように動作し「 さら
に‘２）ＥＦ Ａ１５によって各ＡＯＰのデータが必要
とされる時点を指示するように動作する。

命令復号ブロックＡＩＩが「復号成功」信号Ａ４Ｂを供
給し且つ「行先取出」信号Ａ４Ｄ又は「ソース取出」信
号Ａ４Ｅによって行先又はソース。オペランドが取出さ
れることが指示される場合、命令待ち行列ブロックＡＩ
２からの「Ｑ入力ポィンタ」信号Ａ５Ｃが第２０Ａ図の
Ｑ−ｍバッファＬ１３へ入力ゲートされる。この信号Ａ
５Ｃは、この命令を受取るような命令待ち行列ブロック
ＡＩ２中の待ち行列位置を識別する。この待ち行列位置
の指標（Ｑ−ｍ）は、命令複号ブロックＡＩＩによって
他の命令が復号されるまで、バッファＬ１３に記憶され
る。かくて、この命令に関連するＡＯＰが開始されるま
で、この「Ｑ入力ポィンタ」信号Ａ５Ｃが保持される。
Ｑ−ＩＤバッファＬ１３の出力は回路Ｌ，ＡＩ乃至Ｌ（
ＦＩ）の各入力へ接続される。ＡＯＰ−Ａに対応する回
路Ｌ（ＡＩ）は以下で詳述されるが、他の回路Ｌ（ＢＩ
）乃至Ｌ（ＦＩ）の各々はそれぞれのＡＯＰに対する開
始及びリセット信号を受取ることを除仇よ回路Ｌ（ＡＩ
）と同じように構成される。回路Ｌ（ＡＩ）には、ＡＯ
Ｐ一Ａに関連して２ビットのステータス・ラッチＬ１４
が設けられ、該ラッチはＡＯＰ−Ａと現に関連している
命令の「Ｑ入力ポィンタ」信号Ａ５Ｃを記憶する。

ラツチＬ１４は第１０Ａ図からの「ＡＯＰ一Ａ開始」信
号ＣＩによってバッファＬ１３にある「Ｑ−ｍ」をセッ
トされ、第１９図から「ＡＯＰ−Ａリセット」信号ＫＩ
が送られるとき零へリセットされる。或る命令がＥＦＡ
Ｉ５によって実行される準備を完了している場合、命令
待ち行列ブロックＡＩ２から回路Ｌ，ＡＩ乃至Ｌ，ＦＩ
の各々へｒＱ出力ポィンタ」信号ＡＱＢが与えられ、こ
れにより実行さるべき次の命令の待ち行列位置を指示す
る。

この信号Ａ５Ｂの値は比較器Ｌ７においてステータス・
ラッチＬ１４中の「Ｑ−ｍ」と比較され、そして両者が
一致するとき、すなわちこの待ち行列位置が同じ命令に
対するものであるとき、比較器Ｌ７から一致出力Ｌ７が
生ぜられる。第２１Ａ図から加わる「ＡＯＰ−Ａソース
・ステータス」信号Ｋ３は、ＡＯＰ−Ａがソース取出の
ために使用されており且つそれがチェーン中の最初のも
のであるような状況を識別する。もし「比較一致一宿号
Ｌ７が存在すると同時にこの信号Ｍ３がオンであれば、
トリガＬ１５がオンとなり、かくて次のＯＰ分岐取得時
にＡＯＰ−Ａからのデー夕がＥＦＡＩ５によって必要と
されることを指示する。比較器Ｌ７及びトリガＬ１５の
出力は回路Ｌ（ＡＩ）の出力を与え、回路Ｌ（Ａ２）の
入力へ接続される。

回路Ｌ（Ａ２）は回路Ｌ（Ｂ２）乃至Ｌ（Ｆ２）の各々
と同じであり、後者の回路は回路Ｌ（ＢＩ）乃至Ｌ（Ｆ
Ｉ）の出力へそれぞれ接続される。以下では回路Ｌ（Ａ
２）が他の回路Ｌ（Ｂ２）乃至Ｌ（Ｆ２）を代表するも
のとして詳述される。トリガＬ１５が回路Ｌ（Ａ２）へ
信号を供総合する場合、そのフアネル回路Ｌ１６が作動
されて出力ＬＩを発生し、ラツチＬ１７及びトリガＬ１
８をオンに転ずる。

もしＡＯＰ−Ａでデータを利用することができなければ
、「Ｅクロック停止」信号Ｓ２が供Ｖ給される。Ｅクロ
ツクが停止される限り、この信号Ｓ２はオンとなり、フ
アネル回路Ｌ１６を通してラッチＬＩＴ及びトリガＬ１
８をオンに維持する。この状況にあるラッチＬ１７及び
トリガＬ１８は、ＡＯＰ−Ａ中のデータが現サイクルの
間にＥＦＡＩ５によって必要とされること、そしてオペ
ランド取出ブロックＡ９がＰＳＣＦＡ１３からのこのデ
ータを依然として待機している場合にはＥクロックが停
止されねばならないことを指示する。また、「ソースＩ
Ｄ」信号ＧＩがソース入力ゲートを受取るべき次のＡＯ
ＰとしてＡＯＰ−Ａを指定している間に、ＥＦ Ａ１５
からの「Ａレジスタへの主記憶オペランド」信号Ａ６Ａ
が生じてＥＦＡＩ５がそのＡレジスタのためにソース・
データのダブルワードを必要としていることを指示する
場合には、ラツチＬ１７がオンに転じられる。このラツ
チＬ１７は、行先データについて同様の「Ｂレジスタへ
の主記憶オペランド」信号Ａ６Ｂ及び「行先ＩＤ」信号
Ｇ２が存在する場合にも、オンに転じられる。第２１Ａ
図及び第２１８図の諸回路は、特定のＡＯＰがソース又
は行先ＡＯＰのチェーンにおける最初のものか否かを記
憶する。

もしＡＯＰ−Ａが開始されるサイクル中に「ソース取出
」信号Ｂ７及び「第１取出」信号Ｂ４がともにオンであ
れば、ステータス・ラツチＭ９（Ａ）がセットされる。
ラツチＭ９（Ａ）は、ＡＯＰ−Ａがソース取出のために
使用されており且つそれがチェーンにおける最初のＡＯ
Ｐであることを指示する。Ｍ９（Ａ）がリセツトされる
のは、ＡＯＰ−Ａが「ＡＯＰ−Ａリセット」信号ＫＩに
よってリセットされる場合である。ＡＯＰ一Ａが実行さ
れるべき次の命令と関連することを「比較一致」信号Ｌ
７が指示する場合、ＡＮＤ回路ＭＩ１（Ａ）から出力が
発生され、これに応じて復号器Ｍ１２からしジスタＭ１
３へＡＯＰ−ＡのＩＤが供給される。レジスタＭ１３は
「次のソースｍ」信号ＭＩを供給し〜これにより実行さ
るべき次の命令に対するソース取出の第１ダブルワード
に関連するＡＯＰを指示する。他の５個のＡＯＰについ
ても対応するラツチＭ９（Ｂ）乃至Ｍ９（Ｆ）が設けら
れ、対応するＡＯＰが第１ソースＡＯＰ、すなわち、ソ
ース取出の第１ダブルワードに関連するＡＯＰであるか
否かを記憶する。

また、ＡＯＰのそれぞれに対応する６個のラッチＭＩ０
（Ａ）乃至ＭＩ０（Ｆ）が設けられ、対応するＡＯＰが
第１行先ＡＯＰ、すなわち行先取出の第１ダブルワード
に関連するＡＯＰであるか否かを記憶する。任意の命令
については、第１ソースＡＯＰと第１行先ＡＯＰが高々
１個ずつ存在しうるが、もし両者ともに存在するならば
、それらのＡＯＰは互いに別個のものでなければならな
い。第２２Ａ図及び第２２Ｂ図の諸回路は、各ＡＯＰの
ステータス、すなわち各ＡＯＰがソース又は行先取出の
どちらに関連するかを記憶する。

ラッチＮ６（Ａ）は、ＡＯＰ一Ａが行先取出のために割
当てられているか杏かを記録する。ラツチＮ６（Ａ）は
、「ＡＯＰ−Ａ開始」信号ＣＩが受取られるときに「行
先取出」信号Ｂ６がオンを指示するならば、オンに転じ
られる。またラッチＮ６（Ａ）は、「ＡＯＰ−Ａリセッ
ト」信号ＫＩが受取られるとき、リセットされる。この
ほかに５個のラツチＮ６（Ｂ）乃至Ｎ６（Ｆ）があるが
、これらは他の５個のＡＯＰについてラツチＮ６（Ａ）
と同じ様式で機能する。回路Ｎ７は行先トリガＮ６（Ａ
）乃至Ｎ６（Ｆ）の状態を調べて２つの出力信号ＮＩ及
びＮ２を発生する。

信号ＮＩは３個以上のＡＯＰが所与の行先オペランドに
割当てられることを指示するのに対し、信号Ｎ２は２個
以上のＡＯＰが所与の行先オペランドに割当てられるこ
とを指示する。前記と同様の１組のラッチＮ８（Ａ）乃
至Ｎ８（Ｆ）はソース取出のために割当てられるＡＯＰ
を記憶し、回路Ｎ７と同様の回路Ｎ９へ出力を与える。

回路Ｎ９の出力Ｎ４は３個以上のＡＯＰが所与のソース
・オペランドへ割当てられることを指示し、他の出力Ｎ
５は２個以上のＡＯＰが所与のソース・オペランドへ割
当てられることを指示する。第２３Ａ図及び第２３８図
の機構は、所与のオペランドを取出すために複数のＡＯ
Ｐが使用されねばならないとき、これらのＡＯＰがどの
ようにチェ−ンされるかを記憶する。

ＡＯＰ−Ａ先行ｍラツチＰ４は３ビットのラツチであっ
て、ＡＯＰ一Ａに先行するチェーン中の任意のＡＯＰの
ＩＤ、すなわち「行先ＩＤ」を記憶する。ＡＯＰ一Ａが
使用中でない場合、又はチェーン中でＡＯＰ一Ａだけが
使用中である場合、ＡＯＰ−Ａに先行するＡＯＰが存在
しないことを指示するたにこのラッチＰ４中のＩＤ値は
零へセットされる。もしＡＯＰ−Ａが使用中であって、
チェーンの１部を構成するが該チェーンの最初のＡＯＰ
でなければ、ラッチＰ４はＡＯＰ−Ａに先行する（チェ
ーン中の）ＡＯＰのＩＤを保持する。ラッチＰ４は、ｒ
ＡＯＰ−Ａ開始」信号ＣＩが受取られる時間に、セット
される。ラツチＰ４へセットされる「先行ｍ」は、第１
５図の線Ｇ８から到来する。この線Ｇ８は、ソース又は
行先オペランドのどちらが取出されるかに依存して、ｒ
先行ソースＩＤ」又は「先行行先ｍ」を有する。このｍ
は、ＡＯＰ−Ａの前に最後に開始されたチェーン中のＡ
ＯＰを識別する。他の５個のＡＯＰについても、これと
同様の先行ｍラッチＰ５乃至Ｐ９が設けられる。かくて
、ＡＯＰの各々は、存在しうるチェーンで当該ＡＯＰに
先行するＡＯＰを知ることができる。云いかえれば、チ
ェーンにおける上位ＡＯＰから下位ＡＯＰへのバックポ
ィンタによってチェーニングが達成される。オペランド
取出ブロックＡ９では、或る場合には所与のＡＯＰに先
行するＡＯＰを知る必要があり、また他の場合にはチェ
ーン中の後続ＡＯＦを知る必要がある。これらの先行Ａ
ＯＰ及び後続ＡＯＰは、ラッチＰ４乃至Ｐ９の「先行Ｉ
Ｄ」を調べることによって決定することができる。チェ
ーン中の後続ＡＯＰは「先行ｍ」をラッチＰ４乃至Ｐ９
の内容と比較することによって識別することができ、そ
してもし或るラッチの内容が一致すれば、該ラッチによ
って表わされるＡＯＰがチェーン中の次のＡＯＰになる
。ここで、或るチェーンからのダブルワードが任意のＡ
ＯＰからＥＦＡＩ６中のＡ又はＢレジスタへ現に出力ゲ
ートされているような状況を考察する。

この状況が生ずると、第１４図のソースｍトリガＧＩ６
又は行先ＩＤトリガＧＩＯを更新するために、現に出力
ゲートされたＡＯＰに後続するチェーン中のＡＯＰを決
定することが必要である。これは６個の比較器Ｐ１０乃
至Ｐ１５のうち１つの出力によって達成され、該比較器
は線Ｇ３上の先行ｍによって識別されるＡＯＰの後続Ａ
ＯＰを識別する。比較器ＰＩＯ乃至Ｐ１５の出力は、後
続ＡＯＰのｍを３ビット信号へ符号化するために、符号
器ＰＩへ入力される。詳述すれば、Ａ又はＢレジスタへ
現に出力ゲートされているＡＯＰのＩＤは第１４図の出
力ゲート制御ラッチＧＩ２に保持され、該ラッチはこの
ｍを線Ｇ３に供給して対応する出力ゲートを制御する。

このＩＤは、比較器ＰＩＯ乃至Ｐ１５の各々において、
ラッチＰ４乃至Ｐ９の先行ＩＤの各々と比較される。も
しチェーン中でこれに後続するＡＯＰがあれば、完全な
一致を生ぜしめる先行ＩＤラッチの指定は現に出力ゲー
トされているＡＯＰを指定する。因に、このＡＯＰは出
力を生ずる特定の比較器によって識別される。たとえば
、ＡＯＰ−Ｂが現に出力ゲートされており、そしてチェ
ーン中の次のＡＯＰがＡＯＰ一Ｂであると仮定する。

この場合、ＡＯＰ−Ｅの先行ｍラッチＰ８は０１１を保
持し、これによりチェーン中の先行ＡＯＰがＡＯＰ一Ｂ
であることを指示する。仮定によりＡＯＰ一Ｂが出力ゲ
ートされているから、そのｍである０１１が線Ｇ３に現
われて比較器Ｐ１４から出力を生ぜしめる。この出力は
符号器ＰＩの入力へ接続され、該符号器はＡＯＰ−Ｅの
ｍである１１０を出力してこれが次のＡＯＰであること
を指示する。かくて、ＡＯＰ−Ｅがチェーン中の次のＡ
ＯＰであることが決定された。その後、出力ＰＩは第１
４図のソースＩＤトリガＧＩ６又は先行ＩＤトリガＧＩ
０へ帰還される。今やＡＯＰ一ＢのデータがＥＦ Ａ１
５へ入力ゲートされたから、ＡＯＰ−Ｂはもはや必要
ではなく、従ってこの入力ゲートの完了時にリセットさ
れる。この段階ではＡＯＰ−Ｅが残りのチェーンにおけ
る最初のＡＯＰとなり、これに先行する他のＡＯＰは存
在しないので、ＡＯＰ−Ｅの先行ｍラッチＰ８を零へリ
セットすることが必要になる。これはＡＮＤ回路Ｐ１
６Ｅを介して行われ、該回路は、比較器Ｐ１４からの比
較一致信号、「ＥＦへの入力ゲート」信号Ｇ２５及び「
Ｅクロック停止」信号Ｓ２に応答してその出力を発生す
る。この出力は、トリガ及びＯＲ回略を介して、ラツチ
Ｐ８へまを入力ゲートさせる。このラッチＰ８は、「Ａ
ＯＰ一Ｅリセット」信号Ｋ５が受取られるときはいつで
もリセツトされる。ＡＯＰの各々についてこれと同様の
回路が設けられることはもちろんである。後続ＡＯＰを
見出すことが必要となる他の状況は、ＭＣＦ ＡＩ３が
複数のダブルワードをＩＰＰＦＡ７へ復帰させており且
つそれらのダブルワードが割当て済みの複数のＯＰを充
満させうるような場合である。

この場合、各ダブルワードが適当なＡＯＰによって受取
られる都度、チェーン中の次のＡＯＰを見出してそのＡ
ＯＰへ次のダブルワードを置くようにすることが必要で
ある。これは、第３０８図からの「前進ＩＤ」信号Ｕ３
を受取り且つチェ−ン中の次のＡＯＰのＩＤ、すなわち
「次のｍ」を出力する如き比較器Ｐ１７乃至Ｐ２２並び
に符号器Ｐ２によって達成される。また、所与のＡＯＰ
のＩＤを与えられたとき、その先行ＡＯＰを見出すこと
がしばしば必要となる。

この操作が必要となるのは、ＰＳＣＦ ＡＩ３からデー
タが復帰しつつあり、しかも零を除くシフト量によって
位置合せが遂行されているような場合である。この状況
では、ＢＤＢＯ上にあるダブルワードの左端からシフト
・オフされ且つその右端へ戻される諸バイトは、前記し
た如き様式で、先行するＯＰへ入力ゲートされる。この
ことを達成するために、「ＣＩｍ」信号Ｔ３が復号器Ｐ
２３に与えられ、該復号器はこのダブルワードが関連す
るＡＯＰについて出力を供給し、かくてこのＡＯＰに関
連する「先行ＩＤ」をＯＲ回路Ｐ２４へゲートしてその
出力Ｐ３を生ぜしめる。この世力Ｐ３は「ＣＩＩＤ」信
号Ｔ３によって識別されるＡＯＰに先行するＡＯＰのｍ
であり、前記バイトが入力ゲートさるべきＡＯＰを識別
する。第２４Ａ図及び第２４Ｂ図の諸回路は、鴇ＣＦＡ
１３から各ダブルワードが受取られるときそのシフト量
を記憶するとともに、諸ＡＯＰのＯＰへの入力ゲートを
制御する。

それぞれのＡＯＰに対応して３ビットの容量を有するシ
フト量ラッチＱＩ０乃至Ｑ１５が設けられる。ＡＯＰ−
Ａに関連するシフト量ラッチＱＩ川ま、「ＡＯＰ−Ａ開
始」信号ＣＩが生ずるとき「シフト量」信号Ｂ１３をセ
ットされ、よって敬出のために必要なシフト塁を指示す
る。他のシフト量ラツチＱＩＩ乃至Ｑ１５もこれと同様
の様式で動作し、関連するＡＯＰがリセットされるまで
そのシフト量をそれぞれ保持する。特定のＡＯＰに対す
るＣＩサイクルに到達する場合、「ＣＩｍ」信号Ｔ３は
復号器Ｑ１６へ供給され、該復号器から選択されたＡＯ
Ｐに対する出力を生ぜしめる。これに応じて該ＡＯＰの
シフト量がＯＲ回路Ｑ１７へ供給され、かくて該回路の
出力がＢＤＢＯシフト・レジスタＱ１８へ供給される。
このようにして、選択されたＡＯＰのＣ２サイクルの間
に該ＡＯＰに関連するシフト量がＢＤＢＯシフト−レジ
スタＱ１８に現われ、線Ｑ９を介してＰＳＣＦ Ａ１３
へ供給され、そこで遂行されるシフト動作の量を制御す
る。ＰＳＣＦＡ１３で行われるシフト動作は、ダブルワ
ードを左シフトするとともに、その左端からシフト。オ
フされた任意のバイトをその右端に再挿入するようなも
のである。第２４Ａ図及び第２４Ｂ図にある残りの諸回
路は、このシフトされたデータを選択されたＡＯＰのＯ
Ｐへ入力ゲートすることを制御する。

この目的は、左シフトされたけれども左端からシフト・
オフされなかったバイトを当該取出を要求したＡＯＰの
ＯＰへ入力ゲートするとともに、左端からシフト・オフ
され且つ右端へ循環されたバイトを先行ＡＯＰのＯＰへ
入力ゲートすることである。諸ＡＯＰへの入力ゲートを
遂行するために、第２４Ｂ図の入力、ゲート・レジスタ
ＱＩ乃至Ｑ８からこれらのＡＯＰへ、それぞれ３ビット
の長さを有する８個のＩＤが送られる。これらＩＤの各
々は、選択されたＯＰ中にある１バイト位置への入力ゲ
ートを制御する。もし特定サイクルの間にこのｍの値が
霧であれば、これは入力ゲートが生じないことを指示す
る。もしＩＤの値が２乃至７であれば、これは当該バイ
トの入力ゲートカミＯＰ−Ａ乃至ＯＰ−Ｆでそれぞれ遂
行さるべきことを指示する。ＢＤＢＯのバイト０に与え
られるデータは常に当該取出を遂行したＡＯＰのＯＰへ
入力ゲートされるので、「ＣＩＩＤ」信号Ｔ３はその値
を直接に入力ゲート・レジスタＱＩへ供Ｖ給するにすぎ
ない。他のバイトについては、入力ゲートはこのＡＯＰ
を対象として、又は先行ＡＯＰを対象として行われる。
かくて、他のバイトの各々については、入力ゲート・レ
ジスタＱ２乃至Ｑ８は、この時間に先行ＩＤラッチから
出力ゲートされている「ＣＩＩＯ」信号Ｔ３又は「先行
ＩＤ」信号Ｐ３の一方を供給されうる。これら２個のｍ
のうちどちらのＩＤがゲートされるかは、７個の信号Ｑ
Ｉ９乃至Ｑ２５によって制御される。これらの信号はＯ
Ｒ回路Ｑ１７のシフト量出力から復号され、どのｍがバ
イト１乃至７のゲートを制御すべきかをそれぞれ指示す
る。これらの信号の各々は関連するＡＯＰへバイトが入
力ゲートさるべき場合にオンとなり、先行ＡＯＰへこの
バイトが入力ゲートさるべき場合にオフとなる。もし先
行ＡＯＰが存在しなければ、これは奪検出器Ｑ２６によ
って認識され、該検出器はシフト量の復号を無効にして
すべてのバイトを関連するＡＯＰへ入力ゲートさせる。
第２５Ａ図及び第２５Ｂ図はそれぞれのＡＯＰに設けら
れる６個のＯＰを示す。

各ＯＰへの入力ゲートはバイト単位で制御されるので、
各ＯＰの各バイトは個別に表わされている。第２５８図
のＡレジスタＲ２及びＢレジスタＲ３は、実際にはＥＦ
Ａ１５の一部である。ＢＤＢＯバスＡ２Ｆは、１ダブル
ワードを構成する８個の個別的なバイトへ分けて示され
ている。第１バイトＲＩＯはＯＰ−Ａ乃至ＯＰ−Ｆの第
１バイトに相当するラッチＲ４乃至Ｒ９へそれぞれ供給
される。これらのバイトへの入力ゲートは復号器Ｒ３０
の出力によって制御され、該復号器は線ＱＩにＩＤを供
給しているＯＰの１つに対する信号を上昇させる。他の
ＯＰの各バイトは、それ自体の復号器Ｒ３１乃至Ｒ３７
と前記した入力ゲート信号によって制御される。諸ＰＰ
からＡレジスタＲ２及びＢレジスタＲ３への出力ゲート
は、復号器Ｒ３７の出力によって制御される。復号器Ｒ
３７に加わる「現に出力ゲートされるＡＯＰのＩＤ」信
号Ｇ３は出力ゲートさるべきＯＰを識別する３ビットの
ｍであり、復号器Ｒ３７の出力に適当な出力ゲート信号
を生ぜしめる。次いで、この世力によって当該ＯＰのす
べてのバイトがゲートされ、そして該バイトはＯＲ回路
Ｒ１ ３乃至Ｒ２０及びバスＲＩを介してＡ及びＢレジ
スタへそれぞれ供給される。Ａ及びＢレジスタへの入力
ゲートは、既に説明したｒＡレジスタへの入力ゲート」
信号ＧＩ７及び「８レジスタへの入力ゲート」信号ＧＩ
８によって制御される。第２６Ａ図及び第２６８図の諸
回路は、鷲ＣＦＡ１３からのデータを待機しているＡＯ
Ｐを記憶する。

ＡＯＰ−ＡがＰＳＣＦ Ａ１ ３からデータを受取るこ
とを待機している場合、ＡＯＰ−Ａ待機中ラッチＳ３及
びトリガＳ４はオンである。これらは「ＡＯＰ−Ａ開始
」信号ＣＩによってオンに転じられ、そして「ＡＯＰ−
Ａリセット」信号ＫＩが受取られるか又はデータを受取
ったという適当な指示が与えられるまで、オンに留まる
。最も簡単な状況では第２９図から加わる信号Ｔ５がオ
フであり、そしてこのような状況でトリガＳ４がリセッ
トされるのは、「Ｃ２１Ｄ」信号Ｔ４がＡＯＰ−Ａを指
定して信号Ｓ５をオフに移行させ、しかも信号Ｓ６がオ
フでＣ２サイクル中に「取出遅延」信号Ａ２Ｄ、「遅延
取出拒否」信号Ａ２Ｃ及び「順序付け拒否」信号Ｋ７の
いずれも存在しなかったことを指示する場合である。Ａ
ＯＰ−Ａがソース取出に関係する場合は、信号Ｔ５は常
にオンである。このソース取出は複数のダブルワードを
含み、このＡＯＰがチェーンにおける最後のＡＯＰでな
ければ零を除くシフトを含む。この状況では、ＯＰ一Ａ
へゲートされねばならない或るデータはチェーン中の次
のＡＯＰがそのデータを受取るときに供孫台され、かく
てこのデータがゲートされるまでＥＦＡＩ５はＯＰ−Ａ
を使用することができない。従って、この状況では、次
のＡＯＰがそのデータを受取るまで、ＡＯＰ−Ａ待機中
ラツチＳ３をオフに転ずることは必要ない。次のＡＯＰ
がそのデータを受取る際、このＡＯＰに先行するＡＯＰ
一ＡのＩＤが線Ｐ３に供給されて信号Ｓ７をオフに転じ
させるとともに、信号Ｔ５の存在を条件としてＡＯＰ−
Ａ待機中トリガＳ４をオフに転じさせる。ＡＯＰ一Ｂ乃
至ＡＯＰ−Ｆについても、これと同様の論理が設けられ
る。回路Ｓ８は、Ｅクロックを停止することが必要な時
機を決定する。

もし信号ＬＩがオンでＯＰ−ＡからのデータをＥＦＡＩ
５が現に必要としていることを指示し、そして信号Ｓ９
がオンでオペランド敬出ブロックＡ９が依然として俺Ｃ
Ｆ ＡＩ３からのデータを待機していることを指示する
ならば、これに応じてＥクロックが停止される。この状
態は、ＰＳＣＦＡＩ３からデータが受取られるまで、す
べてのサイクルにわたって持続する。Ｅクロツクは、信
号ＬＩがオンで且つ信号ＴＩＩがオンである場合にも、
停止される。但し、信号ＬＩはＥＦＡＩ５によってデー
タが必要とされていることを指示し、信号Ｔ１ １はＡ
ＯＰ−Ａがソース又は行先チェーンで最後に開始された
ＡＯＰであること及びこのチェーンには現に遂行されて
いる取出が存在しないことを指示する。諸ＡＯＰはこの
取出に応じたデータを必ずしも待機していないけれども
、もしＥＦＡＩ５が進行することを許容され且つこのデ
ータを入力ゲートすることを許容されたならば、これに
よってＡＯＰ−Ａがリセットされ、かくてＡＯＰ−Ａ中
のアドレスが失われることになろう。それゆえ、ソース
又は行先論理がチェーン中の次のＡＯＰを開始する準備
を完了したとしても、このアドレスはそのために利用す
ることができなくなる。従って、このアドレスを保存す
るために、この状況でもＥクロックが停止される。他の
５個のＡＯＰに対する同様の状態も、Ｂクロックを停止
させる。第２７図の諸回路は、ＰＳＣＦＡＩ３からデー
タが復帰される時機を記憶する。

新しいＡＯＰが開始される場合、「ＡＯＰ開始」信号Ｂ
３は開始されている次のＡＯＰのＩＤを線ＣＩ ９から
Ｃ１ ｍトリガＴ２１へゲートさせる。このトリガ中の
非零ＩＤは、所与のＡＯＰが丁度開始さたばかりである
こと並びに俺ＣＦ Ａ１３がこのＡＯＰの取出を処理す
るＣＩサイクル（第１キャッシュ・サイクル）にあるこ
とを指示する。通常の場合、このｍはＣＩｍラッチＴ２
２へ供給され、後続サイクル中にそこからさらにＣ２１
ＤトリガＴ２３へ供給される。もし特定のＩＤがこのト
リガＴ２にある間に、「取出遅延」信号Ａ２Ｄ、「取世
拒否Ｊ信号Ａ２Ｃ又は「順序付け拒否」信号Ｋ７が存在
すれば、これは当該取出の処理を指示し、かくて当該Ａ
ＯＰの制御はこの取出を処理するべく適当なアクション
を取らなければならない。もしこれらの信号のどれもが
受取られなければ、これは取出されたデータがこのサイ
クルのラツチ時間にＢＯＢ○で利用できることを指示す
る。再取出を拒否された取出の時間が到来する場合、こ
の取出に関連するＡＯＰの「再取出」信号が線ＪＩ乃至
Ｊ６のいずれかに現われる。

この信号は符号器Ｔ２４によってこのＡＯＰのＩＤへ符
号化され、そしてこのＩＤは再取出ｍトリガＴ２５に置
かれ、そこからさらに再取出ＩＤラツチＴ２６へ置かれ
る。非零ＩＤトリガＴ２５に現われる場合、これはこの
特定のＡＯＰに対する再取出を遂行するためにアドレス
増数器０１１（第１１図）が使用されていることを指示
する。もしこのサイクルの間に「俺ＣＦ使用中」信号Ａ
２Ａが存在しなければ、俺ＣＦＡＩ３はこの要求を受入
れそれを処理することになるので、そのｍはラッチＴ２
６から再取出ＣＩＩＤトリガＴ２７へ通過することを許
され、かくてＰＳＣＦ Ａ１３がこの要求を処理するＣ
Ｉサイクルにあることを指示する。次いで、ＯＲ回路は
トリガＴ２７及びＴ２ １からこのＩＤを受取り、その
出力をラツチＴ２２へ供給する。トリガＴ２７及びＴ２
１は互いに排他的であって、両者が非零ＩＤを有するこ
とはないから、選択回路でなくＯＲ回路を使用すること
は何らの困難性をも伴わない。所与の取出が遅延される
場合、この取出に関連するＡＯＰのｍが前進ＩＤラッチ
Ｕ８（第３０８図）に記憶され、線Ｕ３を介して与えら
れる。データが復帰される２サイクル前に、俺ＣＦＡＩ
３は「ＰＳＣＦ前進」信号Ａ２Ｂを供給し、該信号はラ
ッチされた後線Ｕ５を介して与えられ、当該ＡＯＰのＩ
Ｄを再取出ＣＩｍトリガＴ２７へゲートする。このｍは
、通常の遍路を介して、トリガＴ２３に到着する時間に
データを入力ゲートさせる。第２８図の諸回路は、所与
のＡＯＰがチェーン中の最後のＡＯＰであるためにリセ
ットできないような場合を決定する。

線Ｇ５に与えられる■は、開始を必要とするＡＯＰがま
だあれば、ソース・チェーンで開始された最後のＡＯＰ
を識別する。もしこの最後に開始されたＡＯＰがチェー
ン中の最後のものであれば、このｍには零が与えられる
。糠Ｇ７は、行先についてこれと同じ情報を供鴇舎する
。かくて、もし復号器Ｔ１７が線ＴＩ９に信号を出力す
れば、これはＡＯＰ−Ａがこのチェーンの最後のもので
あること及び他のＡＯＰを開始する必要があることを指
示する。もしこの信号が存在しており且つ「ソース取出
」信号Ｆ７が存在していなくてソース・チェーンの新し
いＡＯＰが開始されていることを指示するならば、信号
ＴＩＩがオンとなり、かくてＡＯＰ−ＡがＥＰＡ１５に
よって必要とされている場合には、それはこの時間にそ
の入力ゲートを完了することを許容されないことを指示
する。これと同様に、復号器Ｔ１８が信号Ｔ２０を生じ
てＡＯＰ−Ａが行先チヱーンで最後に開始されたＡＯＰ
であることを指示し、しかも「行先取出」信号Ｆ５が存
在しておらず、かくて行先のために新しいＡＯＰが開始
されていることを指示する場合にも、信号ＴＩＩがオン
に転ぜられる。第２９図の諸論理回路は、所与のＡＯＰ
がその待機中トリガをオフに転ずる前にそのプロセッサ
からの第２の入力ゲートを必要としているか否かを記憶
する。

それぞれのＡＯＰに対応する６個のステータス・ビット
があるが、これらのビットがセットされるのは、「ソー
ス取出」信号Ｂ７がオンであり、「叢シフト重一信号Ｂ
１４がオフであり、しかも「最終取出」信号Ｂ５がオフ
である場合に、対応するＡＯＰが開始されるような時間
である。これらのステータス・ビットは、対応するＡＯ
Ｐがリセットされるときに、リセットされる。第３０Ａ
図及び第３０Ｂ図の講論理回路は遅延された取出の処理
に関係しており、復帰されるデータが正しいＯＰへ向け
られることを保証する。

前進ＩＤトリガＵ７及びラッチＵ８は、遅延された取出
によって復帰されているデータを受取るべきＯＰのｍを
保持する。もし取出要求のＣ２サイクルの間に「取出遅
延」信号Ａ２Ｄが受取られ且つ「順序付け拒否」信号Ｋ
７が存在しなければ、このサイクルを使用しているＡＯ
Ｐを識別する処の「Ｃ２１Ｄ」信号Ｔ４が第３０Ｂ図の
ゲートＵ９を介して前進ＩＤラツチＵ８へゲ−トされる
。通常の場合、このＩＤは俺ＣＦ Ａ１３から「ＰＳＣ
Ｆ前進」信号Ａ２Ｂが受取られるまでトリガＵ７及びラ
ッチＵ８に留まり、該信号が受取られると前述の如く再
取出ＣＩｍトリガＴ２７へゲートされる。前進ＩＤラツ
チＵ８は前記した如き「先行ｍ」のすべてと継続的に比
較され、そしてこれに応じて線Ｐ２にチェーン中の次の
ＡＯＰのＩＤが復帰される。「偽ＣＦ前進」信号Ａ２Ｂ
が受取られる場合、該次のＡＯＰのＩＤはゲートＵＩＯ
を介してトリガＵ７へゲートされる。次いで、ＰＳＣＦ
ＡＩ３が次の上位ダブルワードについて他の「俺ＣＦ前
進」信号Ａ２Ｂを供給すれば、この信号を受取るべきＡ
ＯＰのＩＤは該信号が受取られる時間にトリガＵ７及び
ラツチＵ８に見出される。もしチェーン中に次のＡＯＰ
が存在しなければ、級Ｐ２を介して復帰されるＩＤは零
であり、トリガＵ７及びラツチＵ８が零へリセツトされ
るので、オペランド取出論理に関する限り顕著な遅延取
出がもはや存在しないことが指示される。トリガＵ７及
びラッチＵ８は、ＰＳＣＦＡＩ３からの「取出進行中」
信号Ａ２８がなくなる場合にも、零へリセットされる。
これによってカバーされる状況とは、鴇ＣＦＡＩ３によ
って復帰されるダブルワードよりも多いチェーン化され
たＯＰをｍＰＦＡ７が有する場合である。重複取出が要
求される状況では、以下に説明するような複雑な事態が
生じうる。

最初の取出はチェーン中の第１ダブルワードについて遂
行され、そして鴇ＣＦＡＩ３中で「取出遅延」信号Ａ２
Ｄに遭遇する。然る後、ＰＳＣＦＡ１３がデータを復帰
させる場合、これは複数のダブルワードを復帰させる。
もし特別なことが何ら行われなければ、最初の取出に関
連するＡＯＰへ第１ダブルワードが入力ゲートされ、次
のダブルワード（アドレス＋８）が次のＡＯＰへ入力ゲ
ートされ、以下同様に後続ダブルワードが後続ＡＯＰへ
順次に入力ゲートされることになろう。しかしながら、
この場合には、前記した通り重榎取出が行われる。従っ
て、次のＡＯＰは（アドレス＋８ではなく）同じ位置か
ら取出を行おうとしているので、この要求に応答してア
ドレス十８にあるダブルワードの内容を受取ることは間
違っている。この状況を処理するために、第１重複ｍト
リガＵ１２及びラッチＵ１３と第２重複ＩＤトリガＵ１
４及びラツチＵ１５が設けられる。

これらのトリガ及びラッチは、第１要求をなしたＡＯＰ
のｍとこの要求を重複させたＡＯＰのＩＤそれぞれ保持
するために使用される。第１重複町ラツチＵ１３は、ソ
ース・フィールドが存在することを「ソース・フィール
ド取出」信号Ｂ９が指示し且つ重複取出の状況が存在す
ることを「童複取出」信号ＢＩＯが指示するとき、ＣＩ
ｍトリガＴ２の内容によってセットされる。このラッチ
Ｕ１３は、フアネル回路Ｕ１６が出力を発生し当該ｍに
よって指定されたＡＯＰがリセツト信号を受取ったこと
を指示するまで、セットされたままに留まる。この時間
には、第１重複ｍトリガＵ１２及びラツチＵ１３は零へ
リセツトされる。信号Ｕ１８及びＵＩ９によって指示さ
れるように、ｒ第１重複ｍ」が非琴値へセットされ且つ
「第２重複ＩＤ」が依然として零であるような時間には
、遂行さるべき次のソース取出が重榎取出でなければな
らないことが知られている。「ソース取出」信号Ｆ８に
よって指示されるようにこのソース取出が生ずる場合、
これに応じてＡＮＤ回路Ｕ１７から出力が生ぜられるの
で、これにより信号ＣＩ９によって開始されているＡＯ
ＰのＩＤが第２重複ｍトリガＵ１４へゲートされる。こ
のＩＤは、「第１重複ｍ」をリセットするものと同じフ
アネル回路Ｕ１６からの信号によってリセットされるま
で、そこに留まる。もし「第１重複ｍ」が「前進ＩＤ」
と等しければ、前記した状況が潜在的に存在することが
比較器Ｕ２０１こよって認識される。もしこのことが生
じ且つそれと同時に信号Ｕ２１によって指示される如く
「第２重複ｍ」が零でなければ、これら２状態の論理積
である信号Ｕ２２によって第２重複ＩＤトリガＵ１４が
前進ｍトリガＵ７へゲートされる。かくて、この場合に
は、次のことが生ずる。重複取出の状況が存在し、第１
取出が第ＩＡＯＰによって開始され、またこれに応じて
遅延取出が生ぜられる。第２の車複取出に関連するＡＯ
Ｐが開始され、そのｍが第１のもののかわりに前進ＩＤ
ラツチＵ８へゲートされる。次いで、ＰＳＣＦ Ａ１３
がデータを供給する場合、第ＩＡＯＰによって最初に要
求されたデータは事実上第２ＡＯＰに属するものとみな
され、そして第１０Ｐは左端からシフト・オフされた諸
バイトを先行ＡＯＰへ入力ゲートするという通常の機構
によってその必要とするすべてのデータを受取る。俺Ｃ
Ｆ ＡＩ３によって復帰されうる後続ダブルワードは後
続のＡＯＰへゲートされる。第３１Ａ図乃至第３１Ｃ図
のバイパス及びシフタ制御は、第１図のＰＳＣＦ Ａ１
３に設けられる。第３１Ａ図の取出アドレス・レジスタ
（ＦＡＲ）は、各オペランドについて取出さるべき各ダ
ブルワードごとに、オペランド取出ブロックＡ９中のプ
ロセッサ・アドレス・ラツチＤ１２（第１１図）から要
求アドレスを受取る。

もしデータがキャッシュに存在しなければ、或いは変換
アドレスが変換索引緩衝機構（図示せず）に存在しなけ
れば、この取出要求は主記憶ＡＩ６に対して行われる。
殆んどの取出要求については、デー夕はキャッシュに存
在しているので、通常、キャッシュ・ヒット線は第３１
８図のトリガＶＩをセットしてＡＮＤ回路Ｖ２を作動さ
せ、かくてキャッシュ。アクセスによって生ぜられた刻
時されたＣＩ取出信号を通過させる。その出力Ｖ３６は
キャッシュからのデータをＯＲ回路Ｖ２８及びＢＤＢＯ
ラツチＶ２９を介してバイト・シフタＶ３２へゲートす
る。バイト４シフタＶ３２のシフト量はＩＰＰＦ Ａ７
からＡＮＤ回路Ｖ３８へ送られ、刻時された「取出前進
一信号によってゲートされる。バイト・シフタＶ３２の
出力は、選択されたＯＰのためにびＰＦ Ａ７へ供Ｖ給
される。キャッシュ・ミスが生じて主記憶ＡＩ６からデ
ータを得ることが必要となれば、主記憶ＡＩ６から１ラ
インを構成する８ダブルワードが取出される。このライ
ンのダブルワ−Ｎこ関連する取出アドレス・レジスタ（
ＦＡＲ）のアドレスは、ダブルワード要求の各々が線Ｖ
４からの「取出優先」信号を受取る際、３ビットの増数
器Ｖ２０によって増数される。キャッシュ・ミスを生ぜ
しめた処の要求されたダブルワードで取出が開始される
と、この取出は当該ラインの終端、すなわちこのライン
にある最上位アドレスのダブルワードまで継続し、次い
でこのラインの始端にあるダブルワードに戻り、ライン
・カウンタＶ５によって決定されるように合計８個のダ
ブルワードが取出されるまで継続的に行われる。

主記憶ＡＩ６から１ダブルワードを選択するために各要
求が優先順位を獲得すると、敬出アドレス・レジスタ中
のアドレスは記憶アドレス・バス・ィン（ＳＡＢＩ）を
介して主記憶Ａ１６へ送られる。「取出優先」信号はＡ
ＮＤ回路Ｖ６から生ぜられ、該回路は「ＩＰＰＦ取出要
求」信号の間にキャッシュ・ミス信号と取出アドレス・
レジスタの非使用中信号を受取る。

次いで、ＡＮＤ回路Ｖ６は「取出アドレス・レジスタ使
用中」信号を供給し、これにより取出要求ラツチＶ１５
をセットする。ラッチＶ１５はこの要求を主記憶優先回
路Ｖ３へ出力し、該回路は取出優先線Ｖ４が付勢される
時機を決定して取出さるべき各ダブルワードごとに敬出
優先パルスを出力する。ライン・カウンタＶ５はＡＮＤ
回路Ｖ６から得られる「取出アドレス・レジスタ使用中
」信号によってカウント零へリセットされ、そして線Ｖ
４に「敬出優先」信号が与えられるたびに増数される。

カウント７に達すると、ライン・カウンタＶ５はＡＮＤ
回路Ｖ７を付勢して取出要求トリガをリセットさせると
ともに、次のＩＰＰＦ取出要求まで線Ｖ４を介して他の
取出要求を停止させる。このラインに対する第１取出要
求はｒ第１取世」信号Ｖ１８としてＡＮＤ回路Ｖ８から
ソ−スノシンク・タイミング・チェーンＶ２４へ供給さ
れる。このチェーンＶ２４から得られるタイミングは、
主記憶制御信号と主記憶ＡＩ６から取出データを得る際
に包含される時間遅延と同期させるために必要である。
また、「取出優先」信号Ｖ４は、当該要求が書込みでは
なく取出し‘こ対するものであることを指示するために
、ソースノシンク・タイミング・チェーンの他の通路に
入る。

この信号Ｖ４はチェーンＶ２４からＡＮＤ回路Ｖ９へ出
力され、該回路はそれと同時にチェーンＶ２４からの第
１取出信号を受取ってラツチＶＩ０をセットする。次い
でｔ一連の取出信号はラツチＶＩＩに加わり、そこでそ
れぞれ１／２サイクルずつ遅延された後、ＡＮＤ回路Ｖ
１ ２へ加えられる。ＡＮＤ回路Ｖ１ ２は、ｒ取出前
進一信号Ｖ１３をＩＰＰＦへ供給するために、３１／２
サイクルだけ遅延された取出信号を通過させる。またこ
の「取出前進一信号は２サイクル以上の遅延を与えるラ
ッチ及びトリガを適して線Ｖ３３へ供給される。この線
Ｖ３３はＡＮＤ回路Ｖ３８を付勢して「シフト量」信号
をバイト・シフタＶ３２へ通過させるので、該シフ外ま
この制御の下に取出された８バイトのダブルワードをｍ
ＰＦＡ７及びＥＦＡＩ５の諸回路へ出力する。当該ライ
ンの終端にあるダブルワードのための「取出前進一信号
Ｖ１３が出力された後、この信号Ｖ１３とバイト・シフ
タＶ３２からのダブルワードが終了する。

このライン終了はＡＮＤ回路Ｖ１６によって検出され「
該回路は主記憶ＡＩ６へ供給されている記憶アドレス・
バス・ィン（ＳＡＢＩ）の取出要求アドレス・ビット２
６乃至２８が１であることをセンスして「ライン終了」
信号Ｖ１７を供給する。

この信号Ｖ１７はソース／シンク・タイミング・チェー
ンＶ２４のライン終了通路へ入力される。この信号Ｖ１
７はチェーンＶ２４から１サイクルの遅延を与えるラッ
チＶ１７及びトリガを介してラツチＶＩＯをリセットし
、これによりＡＮＤ回路Ｖ１２を禁止してその後の「取
出前進一信号Ｖ１３及びバイト・シフタＶ３２からの任
意の対応ダブルワードを阻止する。第１要求に応じて主
記憶ＡＩ６から取出されるダブルワードから当該ライン
の終端にあるダブルワードまでについて、キャッシュ・
バイパス通路が設けられる。

従って、主記憶ＡＩ６から取出され且つキャッシュへ供
給される諸ダブルワードは、ゲートＶ２７を有するキャ
ッシュ・バイパス通路にも供Ｖ給される。このバイパス
通路ゲートＶ２７は第１要求に対応するダブルワードか
ら当該ラインの終機に至るまでのダブルワードについて
は付勢されるけれども、その後は当該ラインの終端に至
るまでのダブルワードについて禁止されることになる。
このため、ＡＮＤ回路Ｖ１ ２の出力から２ １／２サ
イクルの遅延を与えるトリガ及びラッチを通して線Ｖ３
７へ「取出前進一信号が送られ、これによりバイパス・
ゲートＶ２７の付勢が制御される。前記したシフタＶ３
２は、左方向へバイト単位の循環シフトを行う。

つまり、このシフタＶ３２はバイト単位で左シフトを遂
行するとともに、左端からシフト・オフされたバイトを
その右端へ再挿入するということである。左シフトに限
って説明したのは、理解を容易にするためである。しか
しながら、右方向へバイト単位の循環シフトを行い、右
端からシフト・オフされたバイトを左端へ再挿入する如
きシフタであっても、前記と同様に使用できることはも
ちろんである。仮に、左シフタのシフト量がＮであった
とすれば、右シフタの場合には、そのシフト量を単に８
一Ｎに設定するだけで、同等の機能を遂行することがで
きる。

【図面の簡単な説明】

第１図は本発明を包含するシステムの全容ブロック図、
第２図は特に本発明が関係するオペランド取出ブロック
の構成要素を示す図、第３図はｍＰＦ（命令前処理機構
）の取出要求に関係するタイミングを示す図、第４図は
キャッシュをアクセスするために鴨ＣＦ（主記憶制御機
構）によって受諾される取出要求のタイミングを示す図
、第５図はライン取世が進行中であるときｍＰＦの取出
要求を拒否するＭＣＦの動作に関係するタイミングを示
す図、第６図はＩＰＰＦの取出要求がキャッシュ・ミス
を伴うときこの取出要求を受諾するＰＳＣＦの動作に関
係するタイミングを示す図、第７図はＬＭ（多重ロード
）命令及びＭＶＣ（移動）命令が復号及び実行される場
合のタイミングを示す図、第８図はＥＦ（実行機構）と
オペランド取出ブロックとの間にあるバスＡ６及びＡ８
上の信号タイミングを示す図、第９図は第９Ａ図乃至第
９Ｄ図の結合様式を示す図、第９Ａ図乃至第９０図はオ
ペランド取出の開始及び命令復号ブロックから受取られ
た信号の処理に関係するオペランド取出ブロックの設定
論理を示す図、第１０図は第１０Ａ図及び第１０Ｂ図の
結合様式を示す図、第１０Ａ図及び第１０Ｂ図は使用中
ＡＯＰ（アドレス・オペランド対）のトラックを維持し
且つ開始さるべき次のＡＯＰを決定する論理を示す図、
第１１図はオペランド取出ブロックにおけるアドレス・
データの流れを示す図、第１２図は第１２Ａ図及び第１
２Ｂ図の結合様式を示す図、第１２Ａ図及び第１２Ｂ図
はアドレス増数器ヘアドレスを出力ゲートすべきＯＡＲ
（オペランド・アドレス・レジスタ）を制御する論理を
示す図、第１３図は第１３Ａ図乃至第１３Ｄ図の結合様
式を示す図、第１３Ａ図乃至第１３Ｄ図はソース制御及
び行先制御を示す図、第１４図及び第１５図はソース制
御及び行先制御のＩＤ（識別子）論理を示す図、第１６
図は第１６Ａ図及び第１６Ｄ図の結合様式を示す図、第
１６Ａ図乃至第１６Ｄ図はＡＯＰのＬＲＵ（じａｓｔＲ
ｅｃｅｎｔｌｙＵｓｅｄ）論理を示す図、第１７図は第
１７Ａ図及び第１７８図の結合様式を示す図、第１７Ａ
図及び第１７Ｂ図は再取出を必要とするＡＯＰのトラッ
クを維持し且つ適当な時間に再取出信号を生成する再取
世論理を示す図、第１８図及び第１９図は順序付け拒否
信号及びＡＯＰリセット信号を生成する論理を示す図、
第２０図は第２０Ａ図及び第２０Ｂ図の結合様式を示す
図、第２０Ａ図及び第２０Ｂ図は所与のＡＯＰを復号中
の特定の命令と関連付け且つＥＦによってＡＯＰのデー
タが必要とされる時機を指示する論理を示す図、第２１
図は第２１Ａ図及び第２１Ｂ図の結合様式を示す図、第
２１Ａ図及び第２１Ｂ図は各ＡＯＰがソース又は行先Ａ
ＯＰのチェーンにおける最初のものか否かを記憶する論
理を示す図、第２２図は第２２Ａ図及び第２２Ｂ図の結
合様式を示す図、第２２Ａ図及び第２２Ｂ図は各ＡＯＰ
がソース又は行先取出のどちらに関連するかを記憶する
論理を示す図、第２３図は第２３Ａ図及び第２３８図の
結合様式を示す図、第２３Ａ図及び第２３Ｂ図は複数の
ＡＯＰがどのようにチェーンされるかを記憶する論理を
示す図、第２４図は第２４Ａ図及び第２４Ｂ図の結合様
式を示す図、第２４Ａ図及び第２４Ｂ図はＰＳＣＦから
受取られるダブルワードのシフト量を記憶し且つ各ＯＰ
（オペランド・バッファ）への入力ゲートを制御する論
理を示す図、第２５図は第２５Ａ図及び第２５８図の結
合様式を示す図、第２５Ａ図及び第２５Ｂ図はそれぞれ
のＡＯＰに設けられるＯＰを示す図、第２６図は第２６
Ａ図及び第２６Ｂ図の結合様式を示す図、第２６Ａ図及
び第２６Ｂ図はＰＳＣＦからのデータを待機しているＡ
ＯＰを識別する論理を示す図、第２７図乃至第２９図は
ＣＩ／Ｃ２１Ｄ及び入力ゲート要求のステータスを記憶
する論理を示す図、第３０図は第３０Ａ図及び第３０Ｂ
図の結合様式を示す図、第３０Ａ図及び第３０Ｂ図は遅
延された取出に応じて復帰されるデータが正しいＯＰへ
向けられることを保証する論理を示す図、第３１図は第
３１Ａ図乃至第３１Ｃ図の結合様式を示す図、第３１Ａ
図乃至第３１Ｃ図はＰＳＣＦに設けられるバイパス及び
シフタ制御を示す図である。 ＦＩＧ．３１ ＦＩＧ．３１Ｃ ＦＩＧＩ ＯＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ５ ＦＩＧ．６ ＦＩＧ．７ ＦＩＧ．８ 【Ｇ．９Ａ ＦＩＧ．９ ＦＩＧ．９８ ＦＩＧ．９Ｃ ＦＩＧ．９０ ＦＩＧ．１０Ａ ＦＩＧ．１０ ＦＩＧ．１０８ ＦＩＧ．１１ ＦＩＧ．１２ ＦＩＧ．１２Ａ ＦＩＧ．丁２８ ＦＩＧ．１３Ａ ＦＩＧ．１３６ ＦＩＧ．１３Ｃ ＦＩＧ．１３ ＦＩＧ．１３０ ＦＩＧ．１４ ＦＩＧ．１５ ＦＩＧ．１６Ａ ＦＩＧ．１６ ＦＩＧ．１６６ ＦＩＧ．１６Ｃ ＦＩＧ．１６Ｄ ＦＩＧ．１７ ＦＩＧ．１７Ａ ＦＩＧ．１７８ ＦＩＧ．１８ ＦＩＧ．Ｐ ＦＩＧ．２０Ａ ＦＩＧ２０ 口Ｇ．２０８ ＦＩＧ．２１Ａ ＦＩＧ．２１８ ＦＩＧ．２２Ａ ＦＩＧ．２２８ ＦＩＧ．２３ ＦＩＧ．２３Ａ ＦＩＧ．２３８ ＦＩＧ．２４Ａ ＦＩＧ．２４ ＦＩＧ．２４８ ＦＩＧ．２５ ＦＩＧ．２５Ａ ＦＩＧ．２５８ 【Ｇ．２６Ａ ＦＩＧ．２６ ＦＩＧ．２６８ ＦＩＧ．２７ 口Ｇ．２８ ＦＩＧ．２９ ＦＩＧ．３０ ＦＩＧ．３０Ａ ＦＩＧ．ＳＯＢ 口俺．ＳＩＡ ＦＩＧ．３’８

Claims (1)

【特許請求の範囲】
1. １ ソース・オペランドのアドレス及び行先オペランド
   のアドレスを含む可変フイールド長命令を解読する命令
   デコーダを備え、該命令デコーダの解読出力に応答して
   可変長の前記ソース・オペランド及び前記行先オペラン
   ドをサブライン単位で主記憶装置から逐次に取出すため
   の命令前処理装置において：各々が１つのサブライン・
   アドレス・レジスタ及び１つのサブライン・オペランド
   ・バツフアから成る複数のアドレス・オペランド対（た
   とえば第２図のＡＯＰ−ＡないしＡＯＰ−Ｆ）と；前記
   ソース・オペランドをシフトして前記行先オペランドと
   位置合せする際に該ソース・オペランドの循環バイト・
   シフトが指示される場合、該ソース・オペランドの重複
   取出を指示する重複取出開始信号を供給することにより
   、前記ソース・オペランドのアドレスに応じて前記主記
   憶装置から取出され且つ位置合せされた該ソース・オペ
   ランドの第１サブラインを受取るべき２つの前記アドレ
   ス・オペランド対を選択させるための重複取出制御手段
   （たとえば第９Ｂ図のＢ３０）と；前記行先オペランド
   が前記主記憶装置中の唯１つのサブラインに包合される
   か否かを検知するためのオペランド長検知手段（たとえ
   ば第９Ｃ図のＢ１７）と；前記ソース・オペランドの第
   １サブラインを受取るべき１つの前記アドレス・オペラ
   ンド対が選択されるように前記検知手段の肯定出力に応
   答して前記重複取出制御手段を禁止するための手段（た
   とえば第９Ｂ図のＢ３２及びＢ３３を含む回路）とを備
   えて成る、可変長オペランドの取出制御機構。