JPS60107854A - キヤパシタ - Google Patents
キヤパシタInfo
- Publication number
- JPS60107854A JPS60107854A JP58213973A JP21397383A JPS60107854A JP S60107854 A JPS60107854 A JP S60107854A JP 58213973 A JP58213973 A JP 58213973A JP 21397383 A JP21397383 A JP 21397383A JP S60107854 A JPS60107854 A JP S60107854A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- silicide
- substrate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は大規模集積回路に係り、特に大規模集積回路の
実現に必要な小面積かつ大容量のキャパシタに関する。
実現に必要な小面積かつ大容量のキャパシタに関する。
近年、ＬＳＩの高集積化が進んでいる。特にダイナミッ
クメモリ（Ｄ−ＲＡＭ）ではその集積度が１チップ当り
１メガビツト（ＩＭｂ）のものまで実用化研究が進んで
いる。そのさいの高集積化に伴い個々の素子′は微細化
の一途をたどっている。
クメモリ（Ｄ−ＲＡＭ）ではその集積度が１チップ当り
１メガビツト（ＩＭｂ）のものまで実用化研究が進んで
いる。そのさいの高集積化に伴い個々の素子′は微細化
の一途をたどっている。
ダイナミックメモリのメモリセルにおりては、その記憶
作用を行なう電荷積用キャパシタの面積の縮小がＩＭｂ
ダイナミックメモリの実現の鍵となってｂることか、た
とえば１日経エレクトロニクス誌１９８３．７．１８発
行１９６項″などによって示されている。
作用を行なう電荷積用キャパシタの面積の縮小がＩＭｂ
ダイナミックメモリの実現の鍵となってｂることか、た
とえば１日経エレクトロニクス誌１９８３．７．１８発
行１９６項″などによって示されている。
同誌に示されているように、ＩＭｂダイナミックメモリ
においても、メモリセルは１個のトランジスタと１個の
キャパシタによって＄／４’成するととができる。しか
し、このキャパシタには、メモリが信号雑音やα線の入
射による誤動作の発生を防止するため、１個当り少なく
とも６０ｆＦの静電容量が必要である。
においても、メモリセルは１個のトランジスタと１個の
キャパシタによって＄／４’成するととができる。しか
し、このキャパシタには、メモリが信号雑音やα線の入
射による誤動作の発生を防止するため、１個当り少なく
とも６０ｆＦの静電容量が必要である。
一方、ＩＭｂのメモリセルを約１ｃ４の面積のチップ内
に収めるためには、１個のキャパシタの面積は１０μｍ
２程度以下にする必要がある。
に収めるためには、１個のキャパシタの面積は１０μｍ
２程度以下にする必要がある。
したがって、キャパシタの単位面積当りの静電容量は６
１Ｆ／μｍ２以上である必要がある。
１Ｆ／μｍ２以上である必要がある。
ところが、従来のダイナミックメモリでｍ−られてきた
キャパシタの誘電体の熱酸化シリコンではＬＳＩに適用
するために十分低い欠陥密度を有するためにはその膜厚
を１５０Å以上にする必要があるとされているが、その
さい容量は２１Ｆ／μｍ２以下となり、従来のキャパシ
タではＩＭｂダイナミックメモリの実現は困難である。
キャパシタの誘電体の熱酸化シリコンではＬＳＩに適用
するために十分低い欠陥密度を有するためにはその膜厚
を１５０Å以上にする必要があるとされているが、その
さい容量は２１Ｆ／μｍ２以下となり、従来のキャパシ
タではＩＭｂダイナミックメモリの実現は困難である。
したがって、ＩＭｂダイナミックメモリを実現するため
に積み上げ！５１（Ｓ Ｔ Ｃ： ５ｔａｃｋｅｄ ｃ
ａｐａｃｔｏｒ ）や溝型キャパシタ部／’ （ＣＣＣ
： ｃｏｒｒｕｇａｔｅｄｃａｐａｅｔｏｒ ｃｅｌｌ
）などが検討されているが、これらのセルに対して以
下に示す短所がある。
に積み上げ！５１（Ｓ Ｔ Ｃ： ５ｔａｃｋｅｄ ｃ
ａｐａｃｔｏｒ ）や溝型キャパシタ部／’ （ＣＣＣ
： ｃｏｒｒｕｇａｔｅｄｃａｐａｅｔｏｒ ｃｅｌｌ
）などが検討されているが、これらのセルに対して以
下に示す短所がある。
ＳＴＣでは、
１、キャパシタの電極用の多結晶Ｓｉが積層されるため
段差が高く、加工が比較的離しい。
段差が高く、加工が比較的離しい。
２、上記多結晶Ｓｉの距離の合わせマージンが必要で期
待よりは集積度が上らない。
待よりは集積度が上らない。
また、ＣＣＣでは深溝を形成するため、１、製造工程が
複雑になり、コストの低減が難しも。
複雑になり、コストの低減が難しも。
２、深溝の端部に応力が集中して転位などの欠陥が生じ
やすい。
やすい。
３、深溝が近接すると碑の下端部でパンチスルー電流が
流れ蓄積情報を失すがちになる。
流れ蓄積情報を失すがちになる。
以上のセルの欠点を防ぐためには、やはり下地が１０μ
ｍ２の平坦なＳｉ表面に６ｆＦ／μｍ２以上の容量密度
を持つ誘電体も形成することが必要である。また、メモ
リセルが記憶情報を保持するためにはメモリの動作電圧
５ｖにおいてキャパシタのリーク電流密度は１０−’Ａ
／ｃｎｌ以下であることが必要である。
ｍ２の平坦なＳｉ表面に６ｆＦ／μｍ２以上の容量密度
を持つ誘電体も形成することが必要である。また、メモ
リセルが記憶情報を保持するためにはメモリの動作電圧
５ｖにおいてキャパシタのリーク電流密度は１０−’Ａ
／ｃｎｌ以下であることが必要である。
第１図は従来のダイナミックメモリのキャパシタ部の一
断面を示したものである。ここで１はＳｉ基板、２は素
子間分離絶縁膜、３はＴａ２０５膜で６１Ｆ／μｍ２以
上の容量密度を保つため１００Ａの膜厚のもの、４はｗ
ｔ極である。このキャパシタの電流−電圧特性を第２図
に示す。このキャパシタの容量密度は７．５１Ｆ／μｍ
２であるが、ＩＭｂダイナミックメモリに適用されるた
めには、５Ｖの動作電圧で１０−６Ａ／ｃｄ１以下のリ
ーク電流であることが必要である。第１図では５Ｖのメ
モリの動作電圧にてリーク電流は０．ＩＡ／ｃｒｌ程度
でダイナミックメモリに適用することは難しい。したが
って上記Ｗ／ Ｔ ａ ２０５ ／ Ｓ ！ 型のキャ
パシタではダイナミックメモリの要求特性を満足できな
い。
断面を示したものである。ここで１はＳｉ基板、２は素
子間分離絶縁膜、３はＴａ２０５膜で６１Ｆ／μｍ２以
上の容量密度を保つため１００Ａの膜厚のもの、４はｗ
ｔ極である。このキャパシタの電流−電圧特性を第２図
に示す。このキャパシタの容量密度は７．５１Ｆ／μｍ
２であるが、ＩＭｂダイナミックメモリに適用されるた
めには、５Ｖの動作電圧で１０−６Ａ／ｃｄ１以下のリ
ーク電流であることが必要である。第１図では５Ｖのメ
モリの動作電圧にてリーク電流は０．ＩＡ／ｃｒｌ程度
でダイナミックメモリに適用することは難しい。したが
って上記Ｗ／ Ｔ ａ ２０５ ／ Ｓ ！ 型のキャ
パシタではダイナミックメモリの要求特性を満足できな
い。
本発明の目的は上記従来技術の欠点に鑑み、特に高集積
ダイナミックメモリの実現に必要な小面積かつ大容量の
キャパシタを提供することにある。
ダイナミックメモリの実現に必要な小面積かつ大容量の
キャパシタを提供することにある。
上記目的を達成するための本発明の構成は、第２の電極
はＷ、Ｍｏ、Ｗシリサイド、および、ＭＯシリサイドか
らなる群の少なくとも一考によって構成することにある
。
はＷ、Ｍｏ、Ｗシリサイド、および、ＭＯシリサイドか
らなる群の少なくとも一考によって構成することにある
。
本発明では平坦なＳｉ表面上に比誘電率の大きいＴａ２
０５膜などを用いたキャパシタを形成するがそのさいＳ
ｉとＴａ２０５の界面にＷ、Ｍｏ等の高誘点金属あるい
はＷ、Ｍｏのシリサイドを用いることによって、小面積
かつ大容量かつ絶縁耐圧の良好なキャパシタを形成する
ことができる。
０５膜などを用いたキャパシタを形成するがそのさいＳ
ｉとＴａ２０５の界面にＷ、Ｍｏ等の高誘点金属あるい
はＷ、Ｍｏのシリサイドを用いることによって、小面積
かつ大容量かつ絶縁耐圧の良好なキャパシタを形成する
ことができる。
示す。３工はＳｉ基板、３２は素子間分離絶縁膜、３３
は１０００人の膜厚のＷ膜、３４は３００人の膜厚のＴ
ａ２０５膜、３５はＷ電極である。このキャパシタの容
量密度は７．２６ｆＦ／μｍ２である。
は１０００人の膜厚のＷ膜、３４は３００人の膜厚のＴ
ａ２０５膜、３５はＷ電極である。このキャパシタの容
量密度は７．２６ｆＦ／μｍ２である。
第４図には同キャパシタの電流−１に正特性を示す。
この図よりリーク電流が１０−’Ａ／ｃｒＡでの電圧は
１０Ｖ以上であり、５ｖの動作電圧に対して充分なマー
ジンを持つ。したがって本発明によるＷ／Ｔ ａ ２０
ｓ ／ Ｗキャパシタによってダイナミックメモリを実
現するに必要なキャパシタを得られることがわかる。
１０Ｖ以上であり、５ｖの動作電圧に対して充分なマー
ジンを持つ。したがって本発明によるＷ／Ｔ ａ ２０
ｓ ／ Ｗキャパシタによってダイナミックメモリを実
現するに必要なキャパシタを得られることがわかる。
ここで、前者のＷ／ Ｔ ３２０５ （９５人）／Ｓｉ
とＷ／ Ｔ ａ ２０ｓ （３００人）／Ｗ キャパシ
タの特性を比較すると両者の容量密既はほぼ等しいにも
かかわらず耐圧は前者が２■、後者がＩＯＶであるので
後者のキャパシタは前者のキャパシタの５倍の電荷を蓄
積できることがわかる。ここで耐圧をリーク電流が１０
−’ Ａ／ｃ４になる場合の電圧と定義した。このよう
に、誘電体として同じＴａ２０５膜を用いているのに特
性の著しい差異の現れる原因は前者のキャパシタはＴ
ａｇｅｓ を反応性スパッタ法等を用いて酸化性雰囲気
中で形成するためＴａ２１ｌｓとＳｉの界面に誘電体の
低いＳｊＯ＊が出来て容量密度を下げており、かつ、Ｓ
ｉがＴａ２０５中に拡散しＴａ２０５の絶縁性を低下さ
せているものと考えられる。一方、本発明のキャパシタ
ではＴａ２０５ 形成のさいＷの表面には酸化物が形成
されていないし、かつ、Ｓｉ基板からのＳｉの拡散を防
いでいると考えられる。また、ＷとＴａ２０５の反応性
は比較的小さいため、上部電極にＷなどを用いれば耐熱
性の良好なキャパシタを得ることができる。
とＷ／ Ｔ ａ ２０ｓ （３００人）／Ｗ キャパシ
タの特性を比較すると両者の容量密既はほぼ等しいにも
かかわらず耐圧は前者が２■、後者がＩＯＶであるので
後者のキャパシタは前者のキャパシタの５倍の電荷を蓄
積できることがわかる。ここで耐圧をリーク電流が１０
−’ Ａ／ｃ４になる場合の電圧と定義した。このよう
に、誘電体として同じＴａ２０５膜を用いているのに特
性の著しい差異の現れる原因は前者のキャパシタはＴ
ａｇｅｓ を反応性スパッタ法等を用いて酸化性雰囲気
中で形成するためＴａ２１ｌｓとＳｉの界面に誘電体の
低いＳｊＯ＊が出来て容量密度を下げており、かつ、Ｓ
ｉがＴａ２０５中に拡散しＴａ２０５の絶縁性を低下さ
せているものと考えられる。一方、本発明のキャパシタ
ではＴａ２０５ 形成のさいＷの表面には酸化物が形成
されていないし、かつ、Ｓｉ基板からのＳｉの拡散を防
いでいると考えられる。また、ＷとＴａ２０５の反応性
は比較的小さいため、上部電極にＷなどを用いれば耐熱
性の良好なキャパシタを得ることができる。
本実施例ではキャパシタの電極としてＷを用いて説明し
たが、発表者らはＷ以外に少なくともＭＯ，Ｗシリサイ
ド＋Ｍｏシリサイドも同様の効果を得ることができた。
たが、発表者らはＷ以外に少なくともＭＯ，Ｗシリサイ
ド＋Ｍｏシリサイドも同様の効果を得ることができた。
また、絶縁膜として酸化タンタルの他に、酸化ニオビウ
ム、酸化ハフニウム、酸化チタン、酸化アルミニウム、
窒化シリコンなどを用めても良い。
ム、酸化ハフニウム、酸化チタン、酸化アルミニウム、
窒化シリコンなどを用めても良い。
本発明によれば、ＩＭｂダイナミックメモリの実現に必
要な小面積かつ大容量のキャパシタを平坦なコンタクト
ホール上に形成できる。
要な小面積かつ大容量のキャパシタを平坦なコンタクト
ホール上に形成できる。
第１図は従来のキャパシタの断面図、第２図は従来のキ
ャパシタの電流−電圧特性、第３図は本発明の一実施例
としてのキャパシタの断面図、第４図は本発明のキャパ
シタの電流−４ＥＥ特性である。 １．３１・・・Ｓｉ基板、２，３２・・・素子間分離絶
縁膜、３・・・Ｔａ２０５膜、４・・・電極、３３・・
・下部Ｗ電第 １ 口 ／ 第３ 図 ５ 夏 ２ 図 Ｙ４− 図
ャパシタの電流−電圧特性、第３図は本発明の一実施例
としてのキャパシタの断面図、第４図は本発明のキャパ
シタの電流−４ＥＥ特性である。 １．３１・・・Ｓｉ基板、２，３２・・・素子間分離絶
縁膜、３・・・Ｔａ２０５膜、４・・・電極、３３・・
・下部Ｗ電第 １ 口 ／ 第３ 図 ５ 夏 ２ 図 Ｙ４− 図
Claims (1)
- 【特許請求の範囲】 １、第１の電極／絶縁膜／第２め電極／基板がそれぞれ
積層されているキャパシタにおいて、該第２の電極はＷ
、Ｍｏ、Ｗシリサイド、およびＭＯシリサイドからなる
群の少なくとも一考によって構成されていることを特徴
とするキャパシタ。 ２、特許請求の範囲第１項において、前記第１の電極は
Ｗ、Ｍｏ、Ｗシリサイド、およびＭＯシリサイドからな
る群の少なくとも一考によって構成されていることを特
徴とするキャパシタ。 ３、特許請求の範囲第１項において、前記絶縁膜は酸化
タンタル、酸化ニオビウム、酸化ハフニウム、酸化チタ
ン、酸化アルミニウム、窒化シリコンによって構成され
ていること全特徴とするキャパシタ。 ４、特許請求の範囲第１項において、前記基板はＳｊで
あること全特徴とするキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213973A JPS60107854A (ja) | 1983-11-16 | 1983-11-16 | キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213973A JPS60107854A (ja) | 1983-11-16 | 1983-11-16 | キヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107854A true JPS60107854A (ja) | 1985-06-13 |
Family
ID=16648126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213973A Pending JPS60107854A (ja) | 1983-11-16 | 1983-11-16 | キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107854A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258670A (ja) * | 1985-09-09 | 1987-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62133748A (ja) * | 1985-12-05 | 1987-06-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62195133A (ja) * | 1985-12-05 | 1987-08-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイス |
| JPH0260157A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 半導体装置 |
| JPH02284470A (ja) * | 1989-04-26 | 1990-11-21 | Hitachi Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758349A (en) * | 1980-09-24 | 1982-04-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JPS57167669A (en) * | 1981-03-27 | 1982-10-15 | Fujitsu Ltd | Capacitor and manufacture thereof |
-
1983
- 1983-11-16 JP JP58213973A patent/JPS60107854A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758349A (en) * | 1980-09-24 | 1982-04-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JPS57167669A (en) * | 1981-03-27 | 1982-10-15 | Fujitsu Ltd | Capacitor and manufacture thereof |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258670A (ja) * | 1985-09-09 | 1987-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62133748A (ja) * | 1985-12-05 | 1987-06-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62195133A (ja) * | 1985-12-05 | 1987-08-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイス |
| JPH0260157A (ja) * | 1988-08-25 | 1990-02-28 | Nec Corp | 半導体装置 |
| JPH02284470A (ja) * | 1989-04-26 | 1990-11-21 | Hitachi Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5498890A (en) | Semiconductor device having a multi-layered dielectric structure and manufacturing method thereof | |
| JP2893009B2 (ja) | メモリ・アプリケーション用の絶縁性の高い複合薄膜 | |
| US5756404A (en) | Two-step nitride deposition | |
| US4937650A (en) | Semiconductor capacitor device with dual dielectric | |
| US20090170272A1 (en) | Semiconductor device and method of forming the same | |
| JPH0231865B2 (ja) | ||
| US5079191A (en) | Process for producing a semiconductor device | |
| US6235594B1 (en) | Methods of fabricating an integrated circuit device with composite oxide dielectric | |
| US5187636A (en) | Dielectric device | |
| US5504021A (en) | Method of fabricating thin O/N/O stacked dielectric for high-density DRAMs | |
| Seidl et al. | A fully integrated Al 2 O 3 trench capacitor DRAM for sub-100 nm technology | |
| JPS60107854A (ja) | キヤパシタ | |
| JP3683764B2 (ja) | メモリ素子のキャパシタ製造方法 | |
| US6818500B2 (en) | Method of making a memory cell capacitor with Ta2O5 dielectric | |
| JPH1187651A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH01100960A (ja) | 半導体集積回路装置 | |
| JPS60198771A (ja) | 半導体装置 | |
| JPH0513706A (ja) | 半導体装置 | |
| JPH0493067A (ja) | 半導体メモリ装置 | |
| US20010013616A1 (en) | Integrated circuit device with composite oxide dielectric | |
| JP3219856B2 (ja) | 半導体装置の製造方法 | |
| JP3180404B2 (ja) | 容量素子の形成方法 | |
| JPS62118559A (ja) | 半導体装置 | |
| KR950005267B1 (ko) | 유전체막을 갖는 반도체 장치 및 그 제조방법 | |
| JPH02267962A (ja) | 半導体メモリセルとその製造方法 |