JPS6010835A - Ｘ．２１デ−タ・ポ−トの呼を確立する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［卒業上の利用分野］ 本発明は一般に通信装置に関連し、更に詳細に説明すれ
ば、帯域内信号通信装置に関連する。

［従来技術］ 公衆データ網における同期動作のためにユーザのデータ
端末装置（ＤＴＥ）とデータ回線終端装置（ｏｃｍ）と
の間に汎用インターフェースを設け７：、ＡＮＳＩ規格
Ｘ、２１が開発された。この規格は、例えば （１）　Ａｍｅｒｉｃａｎ　Ｎａｔｉｏｎａｌ　５ｔａ
ｎｄａｒｄ　Ｉｎ５ｔｉｔｕｔｅＰｕｂｌｉｃａｔｉｏ
ｎ、”ＡＮＳ　Ｉ　Ｘ、　２１．　”４ｔｈ　Ｄｒａｆ
ｔ、０ｃｔｏｂｅｒ　５．１９７６ （２）　ＣＣＩ　ＴＴ　Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ
　Ｘ、　２１Ｆａｓｃｉｃｌｅ■、２、Ｖｏｌ、■、　
Ｇｅｎｅｖａ、１９７２；Ａｍｅｎｄｅｄ　ａｔ　Ｇｅ
ｎｅｖａ　１９７６　ａｎｄｌ　９８０に発表されてお
り、汎用インターフェースに関し、インターフェース特
性、インターフェース手順、　］事象のタイミング、信
号形式、故障検出及び分離を定義し、２進データ、呼制
御信号及びタイミング信号の転送を可能にする。

４ｉ号式列インタフェースには線ｔ、ｒ、ｃ及びｉが設
けられる。線ｔは送信線を表わす。ＤＴＥによって生じ
た２送信号は、線ｔによって転送フェーズの間にＤＣＥ
即ちデータ通信装置に送信される。また、呼確立フェー
ズでは、線ｔは、ＤＴＥによって生じた呼制御信号をＤ
ＣＥへ転送する６電気回路の故障状態を検出するため、
ＤＣＥは線ｔを監視する。

ＤＣＨによって送信された２送信号は線ｒを介して、デ
ータ転送フェーズの間にＤＴＥにより受信される。また
、呼確立フェーズでは、線ｒは、ＤＣＥによって送られ
た呼制御信号をＤＴＥへ転送する。電気回路の故障状態
を検出するため、ＤＴＥは線ｒを監視する。

ｍｃは、ＤＣＥを制御するよう線を上の、適切な信号に
関連して用いられる。電気回路の故障状態を検出するた
め、ＤＣＥは線Ｃを監視する。

線ｉは、線ｒ上の適切な信号に関連して用いられる信号
を搬送し、呼制御プロセスの状態をＤＴＥに指示する６
電気回路の故障状態を検出するため、ＤＴＥは線ｉを監
視する。

線Ｓと呼ばれる５番目の線が設けられることがあり、そ
れはＤＴＥにタイミング情報を与える信号を搬送する。

呼確立フェーズの間に、必要な制御情報を搬送する４本
のｆｉｔ、ｒ、ｃ及びｉの状態の組合せは、前述のＡＮ
ＳＩ規格ｘ、２１の刊行物に状態図と共に説明されてい
るが、本願では第６図及び第７図に示されている。

Ｘ、２１のデータ・ボートは、通常の呼プロセスにおい
て３つの一般的状態を経る。第１の状態は静止（アイド
ル）状態、第２の状態は呼を確立する信号状態、第３の
状態はデータ転送状態である。第２の信号状態における
呼確立信号には２つの主要な型がある。第１の型は、単
一のキャラクタ即ちバイトがＤＴＥからＤＣＥへ、また
はＤＣＥからＤＴＥへ転送されることによって、発呼要
求を指示し、それらは選択開始（ｐｒｏｃｅｅｄ−ｔｏ
−ｓｅｌｅｃｔ）信号でもって応答するが、または他の
簡車な初期接続（ｈａｎｄｓｈａｋｉｎｇ）ステップで
もって応答する。第２の型は、複数キャラクタ、すなわ
ち複数バイトの信号であって、それは、例えば、被呼場
所のトランク・ラインまたは電話番号を与える選択信号
であるか、または、もう１つの例として、ＤＣＥによる
ＤＴＥへの応答を示すコール・プログレス信号である。

ＤＣＥの一例は、米国特許４３３２０２６号及び同第４
．３０７４６１号に説明されている衛星通信コントロー
ラである。これらの特許では、時分刻多元接続（ＴＤＭ
Ａ）衛星通信ネットワークによって、互いに地理的に遠
隔地にあるＤＴＥの間にデータリンクを与える通信衛星
コントローラが説明されている。

［発明が解決しようとする問題点］ このようなＴＤＭＡ衛星通信コントローラが回線データ
速度と同じ信号速度でＤＴＥに対する自己切換えディジ
タル・データ・ボート機能を行ない得るようにするには
、ＤＴＥと衛星通信ネットワークとの間でｘ、２１信号
プロトコルを使用し得るＸ、２１帯域内信号装置を必要
とするが、そのような装置がなかった。

本発明の目的は、衛星通信コントローラにおいてデータ
・ボート、ディジタル・スイッチ及び電話信号呼プロセ
ッサを利用することにより、データ通信システムに、Ｘ
、２１帯域内信号能力を付与することである。

本発明のもう１つの目的は、回線データ速度と同じ信号
速度を有する衛星通信コントローラに、ｘ、２１帯域内
信号能力を付与することである。

［問題点を解決するための手段］ 本発明の前記目的は、本明細書において開示されたＸ、
２１スイツチング・システムによって実現される。ＤＴ
ＥとＤＣＥの間で且つＤＴＥのデータ速度で２つの型の
呼確立信号を転送するという問題は、Ｘ、２１制御状態
プロトコルにょリプログラムされたマイクロプロセッサ
の制御の下に動作する一対の複合バッファを設けること
にょっ　］で解決される。これは種々のデータ速度で動
作する複数のｘ、２１データ・ボートと、ＤＣＥにおけ
る制御プロセッサとの間で両方の型の呼確立信号を転送
するのを可能にする。その呼確立信号の転送が完了する
とＤＣＥはその呼をセット・アップする。

［実施例］ 之Ｘ　−ｒ　ｌＩＩ駈 本明細書に開示されたＸ、２１スイツチング・システム
は、前記の米国特許第４３３２０２６号及び同第４３０
７４６１号で説明されている衛星通信コントローラにお
いても使用可能である。

第１ａ図及び第１ｂ図に示されたＴＤＭＡ通信コントロ
ーラ（第３ａ図におけるコントローラ２２）は周期的な
ＴＤＭＡフレームの間に時間的に交互に、それぞれの局
所のデータのユーザからＴＤＭＡ送信バースト通信リン
ク（図示せず）へのＴＤＭＡフレーム当り各ｍデータ単
位のｎ、チャンネルの転送と、ＴＤＭＡＤＭＡ受信パー
１リンク（図示せず）からそれぞれの局所のユーザへの
データのｎよチャンネルの転送とを行なう複数の入出力
ボート（ボート１５）を含み、ボート１５の各々はそれ
自身のデータ速示Ｒ，で動作する。

第２図に示すように、複数のボート１５の１つにはＤＴ
Ｅ７０４が接続されている。

更に、そのコントローラには、第１ａ図に示すように、
送信バースト・バッファすなわちＴ、ＢＢ５４が含まれ
ており、ボート１５のデータ出力に共用の送信バス４４
Ａに接続されたデータ入力、及びＴＤＭＡ送信バースト
通信リンク（図示せず）に接続されたデータ出力を有し
、複数行（ｒｏｗｓ）及び−並行ｍ列（ｃｏｌｕｍｎｓ
）に配列された複数のアドレス可能記憶場所（図示せず
）を有する。

また、そのコントローラには、第１ａ図に示すように、
受信バースト・バッファすなわちＲＢＢ６４を含まれて
おり、ＴＤＭＡ受信パースト通信リンク（図示せず）に
接続されたデータ入力、及びボート１５のデータ入力に
共用の受信バス４４Ｂに接続されたデータ出力を有し、
複数行及び並行ｍ列に配列された複数のアドレス可能記
憶場所（図示せず）を有する。

更に、そのコントローラには、フレーム速度が毎秒ｆフ
レームのＴＤＭＡフレーム当りｍ回走査する周期的サイ
クルを有するスキャナ（図示せず）が含まれ、走査カウ
ント出力（図示せず）が列アドレス入力としてＴＢＢ５
４及びＲＢＢ６４に接続されている。

また、そのコントローラには、スキャナの走査出力（図
示せず）に接続されたアドレス入力（図示せず）、ボー
ト１５の各々への制御入力に接続されたポート選択出力
線（線７８）、及びＴＢＢ５４、ＲＢＢ６４への行アド
レス入力に接続された記憶アドレス出力線（線８２）を
有するスイッチ制御メモリすなわち８０Ｍ５０が含まれ
、８０Ｍ５０は、ボート１５の各々に対して、それぞれ
の制御ワードがｉ番目のボートに対応するｎ五個の制御
ワードを記憶し、スキャナによって走査されると、線８
２を介してＴＢＢ５４及びＲＢＢ６４に異なった行アド
レスを出力する。ただし、ｎＪ＝Ｒ人／ｍｆである。

更に、そのコントローラには、ボート１５のＥリード出
力に線５０４Ｅを介して接続されたＥリード入力を有す
る呼プロセッサ２８が含まれ、ボート１５から応答（オ
フフック）信号を受取る。

又、そのコントローラには、呼プロセッサ２８に線５２
８を介して入力が接続された制御プロセッサ即ちＳＣＰ
　（衛星通信プロセッサ）３２が含まれ、呼プロセッサ
２８に応答して１つのボート１５からの呼確立情報を処
理し、ＤＴＥ　７０１からの応答（オフフック）信号が
１つのボート１５から線５０４Ｅに受取られている事を
知らせる。

Ｘ、２１スイツチング・システムの概説ＤＴＥ特有のデ
ータ速度でＤＴＥとＤＣＥの間で２つの型の呼確立信号
を転送する問題は、Ｘ。

２１制御状態プロトコルによってプログラムされたマイ
クロプロセッサの制御の下で動作する一対の複合バッフ
ァを設けることによって解決される。

これは、異なったデータ速度で動作する複数のＸ。

２１データ・ボートと、呼確立信号の転送完了後に“ツ
トアツプされるＤＣＨにおける制御プロ′　１ツサとの
間の一両方の型の呼確立信号の転送を可能にする。

第８ａ図及び第８ｂ図に示すように、コントローラは、
複数のＸ、２１データ・ボートすなわちボート１５を有
し、ボート１５の各々は、それぞれのＤＴＥからの入力
線ｔおよびＣに接続されるとともに、それぞれのＤＴＥ
への出力線ｒ及びｉに接続されている。ボート１５は、
コントローラのディジタル・スイッチ３０にある８０Ｍ
５０から、線７８を介して周期的な選択信号を受取り、
送信バス４４Ａ及び受信バス４４Ｂを介して、それぞれ
のボート１５の異なったデータ速度で送受されるバイト
・メツセージ単位を、それぞれ転送する。

２つの型のＸ、２１呼確立信号の転送を可能にする複合
バッファは、送信バス４４Ａに接続されている受信バッ
ファ７１０、及び受信バス４４Ｂに接続されている送信
バッファ７２０である。これらのバッファの読取及び書
込動作はプロセッサ・バス（バス７２５）を介してマイ
クロプロセッサ７１６によって制御される。

第１の複合バッファは、データ入力が送信バス４４Ａに
接続された受信バッファ７１０である。

送信バス４４Ａは複数のデータ・ボート（ボート１５）
に共通に接続されている。第８ａ図及び第８ｂ図に示す
ように、線を及びＣはＤＴＥからボート１５を介して送
信バス４４Ａに接続されている。受信バッファ７１０は
、マイクロプロセッサ７１６によって制御される制御モ
ジュール７６０の出力にアドレス入力を接続されている
。受信バッファ７１０のデータ出力は、周辺インタフェ
ース７２７を介してバス７２５に接続されている。

受信バッファ７１０は２つの部分に分割されている。第
１の部分、走査部分７１０Ａはｘ、２１データ・ボート
（ボート１５）の各々からのポート状態制御メツセージ
単位の個々のバイトを緩衝記憶する。第２の部分、ディ
ジット部分７１０Ｂは、選択されたボート１５の１つか
らのボート信号情報メツセージ単位の、最大１２８バイ
トまでの複数バイトを緩衝記憶する。送信バス４４Ａか
ら受信バッファ７１０への、呼確立メツセージ単位のバ
イト書込みのデータ速度は、それぞれのボ−ト１５のデ
ータ速度である。

第２の複合バッファは１周辺インタフェース７２７を介
してバス７２５に接続されたデータ入力、及びマイクロ
プロセッサ７１６に制御される制御モジュール７６０の
出力に接続されたアドレス入力を有する送信バッファ７
２０である。送信バッファ７２０のデータ出力は受信バ
ス４４Ｂに接続されている。受信バス４４Ｂは、ボート
１５の各々の線ｒ及びｉに共通に接続され、更にボート
１５の各々からそれぞれのＤＴＥに接続された線ｒ及び
ｉに接続されている。

送信バッファ７２０も２つの部分に分割されている。第
１の部分、走査部分７２０Ａは、バス７２５からボート
１５に転送されるポート状態制御メツセージ単位の個々
のバイトを緩衝記憶する。

第２の部分、ディジット部分７２０Ｂは、バス７２５か
ら選択されたボート１５の１つへのボート信号情報メツ
セージ単位の、最大１２８バイトまでの複数バイトを緩
衝記憶する。送信バッファ７２０からボート１５への呼
確立メツセージ単位のバイトの読出は、それぞれのボー
トのデータ速度で実行される。

第８ａ図及び第８ｂ図において、制御モジュール７６０
のボート選択入力は、コントローラのディジタル・スイ
ッチにある８０Ｍ５０に線７８を介して接続され、送信
バス４４Ａ及び受信バス４４Ｂに接続するボート１５を
選択するのにも用いられるのと同じボート選択信号を受
取る。制御モジュール７６０の制御入力は、周辺インタ
フェース７２７を介して、マイクロプロセッサ７１６の
バス７２５に接続されている。制御モジュール７６０の
第１及び第２のアドレス出力は、それぞれ、受信バッフ
ァ７１０のアドレス入力及び送信バッファ７２０のアド
レス入力に接続され、受信バッファ７１０及び送信バッ
ファ７２０での書込及び読取動作を制御する。

マイクロプロ鴛ツサ７１６は、Ｘ、２１データ・ボート
（ボート１５）の各々について、受信バラ　］ファ７１
０の走査部分７１０Ａから、現在緩衝記憶されているボ
ート状態制御メツセージ単位のバイトを受取る。次いで
、マイクロプロセッサ７１６は、ボート１５の各々の、
次のＸ、２１制御状態を計算する。そして、マイクロプ
ロセッサ７１６は、一定のボート１５の、計算された次
の制御状態に応答して、制御モジュール７６０に制御信
号を供給し、選択されたボート１５の１つから受信バッ
ファ７１０のディジット部分７１０　Ｂへの、ボート信
号情報メツセージ単位の複数のバイトの、呼確立信号と
しての書込を制御する。

また、マイクロプロセッサ７１６は、計算されの次の制
御状態に応答して、制御モジュール７６０に制御信号を
供給し、受信バッファ７１０のディジット部分７１０Ｂ
から周辺インタフェース７２７、バス７２５及びプロセ
ッサ・インタフェース７２９を介して５ＣＰ３２への、
ボート信号情報単位の複数のバイトの、呼確立信号とし
ての転送を制御する。そして、５ＣＰ３２は、前記米国
特許第４３０７４６１号で説明した方法と同じように、
この通信コントローラともう１つの通信コントローラの
間の呼をセットアツプする。

ＳＣ：Ｐ３２が、例えば、発呼データ・ボートにコール
・プログレスメツセージを返送すべき場合のように、５
ＣＰ３２自身からボート１５に、Ｘ。

２１呼確立信号の返送を必要とする場合、マイクロプロ
セッサ７１６は、目的とするボート１５の、送信バッフ
ァ７２０の走査部分７２０Ａへのポート状態制御メツセ
ージ単位のバイトを、そのボート１５の計算された次の
制御状態に応答して出力する。マイクロプロセッサ７１
６は、計算された次の制御状態に応答して、制御モジュ
ール７６０に制御信号を供給し、５ＣＰ３２から送信バ
ッファ７２０のディジット部分７２０Ｂへのボート信号
情報メツセージ単位の複数のバイトの転送を制御する。

次に、ディジタル・スイッチ３０の８０Ｍ５０は、送信
バッファ７２０のディジット部分７２０Ｂから受信バス
４４Ｂを介して、選択されたボート１５の１つへの、ポ
ート信号情報メツセージ単位の複数のバイトの、そのボ
ートのデータ速度での転送を制御する。このように、Ｓ
　ＣＰ’　３２から生じて、ボート１５に向かう呼確立
信号は、それぞれのボート１５のデータ速度でボート１
５に転送可能である。

Ｘ、２１スイツチング・システムの　な　明Ｘ、２１　
’　ＤＴＥとＸ、２１　ＤＣＥとの整然とした接続及び
分離−を行なうため、Ｘ、２１スイツチング・システム
は、第６図及び第７図に示すような、予め定義された呼
確立状態のシーケンスを実行しなければならない。その
ため、第６図及び第７図に示されたＸ、２１の状態図が
、マイクロプロセッサ７１６に記憶されたプログラムで
具体化される。マイクロプロセッサ７１６は、Ｘ。

２１データ・ボート（ボート１５）の各々の現在の状態
を、そのボート１５に接続されたＤＴＥによるサービス
要求に基づいて、またはそのボート１５への呼確立信号
の伝達の、５ＣＰ３２による要求に基づいて取り出すこ
ともに、そのボート１５の次の状態を計算する。このよ
うに、システムによるサービスを受けられる１２８個の
Ｘ、２１データ・ボート（ボート１５）の全てが、マル
チプレックス方式でマイクロプロセッサ７１６を共用す
る。

特定のボート１５に接続されたＤＴＥがらの制御情報入
力のバイトを解釈するための、マイクロプロセッサ７１
６の計算負荷を軽減するため、第６図及び第７図の制御
状態図は、ボート１５の各々にあるインタフェース・ロ
ジック７００にも組込まれている。インタフェース・ロ
ジック７００の各々は、第１１図に更に詳細に示すよう
に、入力がＤＴＥ　７０１がらの線を及びＣに接続され
、出力がＤＴＥ　７０１への線ｒ及びｉに接続されたプ
ログラム論理アレイ（ＰＬＡ）である。これらの４本の
線はひとまとめにして複数線７０３と呼びれ、ＤＴＥ　
７０１に接続されている。Ｅリード信号の動作は前記米
国特許第４３０７４６１号で詳細に説明されている。イ
ンタフェース・ロジック７００から呼プロセッサ２８へ
のＥリード信号は、インタフェース・ロジック７００が
ＤＴＥ　７０１から受取った応答信号に応答して出力さ
れる。　９この動作によって、ＤＴＥ７ｏ１の初期の応
答信号状態が呼プロセッサ２８に知らされ、それに応じ
て、呼プロセッサ２８は、この特定のボート１５がサー
ビスを要求していることを５ＣＰ３２に知らせる。そし
て、前記米国特許第４３３２０２６号及び同第４３０７
４６１号で説明されている方法と同じように、要求元ボ
ート１５への周期的選択信号を線７８に送り始めるため
、５Ｃ３２は適切なＳＣＭワードを８０Ｍ５０ヘセツト
アツプする。５ＣＰ３２は、特定のボート１５のＮＪ個
の制御ワードをＳＣＭ５０にロードする。ＳＣＭ５０が
スキャナ７０（図示せず）によって走査されると、Ｎ５
個の制御ワードの各々は、線７８を介して、ボート１５
及び受信バッファ７１０並びに送信バッファ７２０にボ
ート選択信号を出す。複数バイトの呼確立信号が、ボー
ト１５から受信バッファ７１０に転送されるべきとき、
または送信バッファ７２０からボート１５に転送される
べきとき、データ速度はボート１５に特有の値ＲＪであ
る。Ｎ＝とＲＪの関係は前記米国特許第４３３２０２６
号及び同第４３０７４６１号において定義されている。

マイクロプロセッサ７１６及びその関連構成要素は、第
５図に示す様に、ＳＣＰバス・インタフェース７５０の
様な集合体で引用されている。ＳＣＰバス・インタフェ
ース７５０、受信バス７１０及び送信バス７２０は、第
１ａ図及び第１ｂ図に示すように、Ｘ、２１アダプタ７
０８の様な集合体で引用されている。第１ａ図及び第１
ｂ図は、ボート１５の一つと、ｘ、２１アダプタ７０８
及びディジタル・スイッチ３ｏとの相互接続を示す。

第３ａ図及び第３ｂ図は、幾つがのボート１５と、コン
トローラ２２にあるディジタル・スイッチ３０、Ｘ、２
１アダプタ７０８、及びその他の構成要素との関係を示
す機能ブロック図である。

ボート１５の１つの例が第９図に示されている。

ボート１５のインタフェース・ロジック７００は第１１
図に詳細に示されている。ＤＴＥから線ｔを介してイン
タフェース・ロジック７００へ送られた応答信号表示に
よって、前に説明した様に。

Ｅリード信号の出力が線５０４Ｅに生じる。これは、第
６図のＸ、２１状態図の状態１がら状１ｍ２への移行に
よって表わされ、第２図のＤＴＥ　７０１は１発呼要求
をしている事を、複数線７０３を介して通信コントロー
ラＳＣＣに表示している。

呼プロセッサ２８が、ＤＴＥ　７０１から発呼要求を受
取った特定のポート１５を識別し、５ＣＰ３２が、発呼
要求を受取ったポート１５の周期的な選択を可能にする
ＳＣＭワードを８０Ｍ５０で割当てた後、コントローラ
２２は、選択開始信号をＤＴＥに送る。これは、第６図
の状態図における状態２から状態３への移行である。こ
れは、第８ａ図および第８ｂ図で、ＳＣ，Ｐ３２が、ポ
ート１５に選択開始信号を送るべきことを、バス７２５
を介してマイクロプロセッサ７１６に指示することによ
って行なわれる。マイクロプロセッサ７１６は、新しい
状態３を計算し、次いで制御信号を制御モジュール７６
０に出力して、送信バッファ７２０の走査部分７２０Ａ
に、適切なポート状態制御バイトをロードすることを可
能にする。マイクロプロセッサ７１６で生じたポート選
択アドレスによってそれぞれアドレス指定される１２８
個の単一バイトの場所に、走査部分７２０Ａは区分され
ている。

第１２図には、制御モジュール７６０の詳細が示されて
いる。ポート１．Ｄレジスタ７４８にはマイクロプロセ
ッサ７１６からボート選択アドレスがロードされ、その
値は送信バッファ７２０のアドレス入力に出力される。

選択開始制御状態を表示する働らきをする情報バイトは
ＡＳＣＩＩキャラクタの「＋」である。その後、送信バ
ッファ７２０の読取モードにおいて、選択開始バイトが
送られることになっている、目的とするポート１５に対
するポート選択に対応するＳＣＭワードによッテ、８０
Ｍ５０が走査すると、８０Ｍ５ｏがらの、そのポートの
選択値は、送信バッファ７２０のアドレス入力に線７８
を介して入力され、ポート状態制御バイトは、走査部分
７２０Ａから受信バス４４Ｂに読出され、線ｒ及びｊを
介してポート１５に入力される。

第６図の状態図において、ＤＴＥ　７０１が、例　１え
ば、被呼者の電話番号を表わす選択信号を送ることが可
能なとき、−続きのＡＳＣＩＩキャラクタが線ｔからポ
ート１５に入力される。これは、インタフェース７００
によって選択信号と解釈され、線ｔから送信バス４４Ａ
を介して受信バッファ７１０に送られ、ディジット部分
７１０Ｂに書込まれる。マイクロプロセッサ７１６はＡ
ＳＣＩＩモード・ビットをＯＮにし、それによって第１
２図のＦＦ（フリップフロップ）７５６がセットされ、
ＡＮＤゲート７５４は、比較器７５２の比較結果が一致
のとき、イネーブル信号を出力するように条件づけられ
る。マイクロプロセッサ７１６はポート１５に対するボ
ート選択アドレスをポートＩＤレジスタにロードし、そ
のポート１５からのポート信号情報が受取られることに
なる。線７８に同じポート選択値を有するＳＣＭワード
に８０Ｍ５０が到着すると、比較器７５２の比較結果は
一致するので、ＡＮＤゲート７５４がイネーブル信号を
出力する。ＡＮＤゲート７５４から出力されたパルスは
、ＡＮＤゲート７５８を介してＡＳＣＩ　Ｉカウンタ７
４６に送られる。ＡｓｃｎＩカウンタ７４６は、受信バ
ッファ７１０のディジット部分７１０Ｂの開始位置から
カウントを開始し、ポート信号情報の連続するバイトの
各々が、ｆｅ−ト１５から送信バス４４Ａを介して受信
バッファ７１０に送られるにつれて、ディジット部分７
１０Ｂにおける位置が順次に制御モジμｍルア６０によ
ってアドレス指定される。ポート信号情報のバイトの完
全な補数が受信バッファ７１０のディジット部分７１０
Ｂに書込まれた後、ボート信号情報をバス７２５を介し
て５ＣＰ３２へ呼確立信号として転送するため、マイク
ロプロセッサ７１６はディジット部分７１０Ｂの続出（
’ｒｅａｄｏｕｔ）を監視する。有効な項目は読出され
た後直ちに無効化されるので、ディジット部分７１０Ｂ
からアクセスされた次の位置が無効になるという事実に
よって、マイクロプロセッサ７１６は転送の完了を知る
ことができる。この時点で、切断要求ビットはＦＦ７５
６をリセットする。

ＤＴＥ７０１は、全１のバイトを線ｔに出力することに
よって、ＤＴＥ　７０１が第６図の状態５に相当する待
ち状態にあることを、示すことができる。これらのバイ
トは、ＳＣＭ５０が線７８を介してボート１５に選択信
号を出力すると、送信バス４４Ａを介して受信バッファ
７１０の走査部分７１０Ａに転送される。制御モジュー
ル７６０は、受信バッファ７１０の走査部分７１０Ａを
走査して、バッファ内容に無効メツセージがあるかどう
かを監視し、分析及び次の制御状態計算のため、ボート
状態制御バイトをマイクロプロセッサ７１６に転送する
。

５ＣＰ３２から送信バッファ７２０を介してボート１５
への応答は、前述の、ボート１５から受信バッファ７１
０を介しての転送についての説明と本質的に同じ方法で
、マイクロプロセッサ７１６および制御モジュール７６
０によって実行される。

１目暫 第６図の状態２の発呼要求が検出されると、ボート１５
のインタフェース・ロジック７００は、ボート１５と呼
プロセッサ２８の間のＥ及びＭインタフェース５０４を
介して、応答（オフフック）信号を出力する。呼プロセ
ッサ２８は、当該ボート１５に関連するＳＣＭ５０にお
けるＳＣＭ位置をセットアツプする５ＣＰ３２を中断し
、ディジタル・スイッチ３０が該ボート１５を選択する
のを可能にする。

ディジタル・データ・ボートすなわちボート１５は第１
ａ図、第９図及び第１１図に示されている。ＰＬＡに実
現された制御ロジック（インタフェース・ロジック７０
０）は、（ｔ、ｃ）及び（ｒ、ｉ）信号線に基づいてボ
ート１５の状態を計算する。動作ステップを下記に示す
。

（１）　このようにして、状態２においてボート１５は
制御モードになる。制御モードにおいて、送信ＲＡＭ２
１４（７）ｒ読取ポインタＯＪ　２６０及び「書込ポイ
ンタＯＪ　２５８　（第９図）は、同じＲＡＭ位置をさ
したままにされ、従って、外部の装置（ＤＴＥ　７０１
）が同し情報バイトをポー、□５．ユ送った場合、ボー
、□５へ、、Ｂ、１′のディジタル・スイッチ３ｏのア
クセス後に、データ活動圧縮（ＤＡＣ）ビットがＯＮに
なり、Ｘ、２１アダプタ７０８は重複する情報を処理せ
ずに済む。

（２）　このように、データ・モードでは（前記米国特
許第４３３２０２６号及び同第４３０７４６１号におい
て説明されているように）繰返しデータの伝送を禁止す
るのに用いられるＤＡＣビットは、制御モードではＸ、
２１アダプタ７０８の帯域幅を節約するのに用いられる
。

（３）状態２で、かつ制御モードのあらゆる情報転送に
対して、ディジタル・スイッチがボート１５からの最初
の情報バイトを読取るとき、ボート１５は、線７１２（
第１ａ図及び第１ｂ図）の制御ビット（ＣＮ）を現在の
データ・フィールドに付加するので、送信バス４４Ａに
接続されたＴＢＢ５４または他の装置によってではなく
、Ｘ、２１アダプタ７０８によって、情報は用いられる
。

（４）第４ａ図及び第４ｂ図に示すように、ボート１５
が選択されるとき、ｘ、２１アダプタ７０８は線７８か
らレジスタ７０６にボート選択フィールドをラッチする
。ボート制御ビット（ＣＮ）がＯＮで、ＤＡＣビットが
ＯＦＦの場合、ＡＮＤゲート７０４における決定によっ
て、制御モジュール７６０の制御及びその項目（エント
リ）に付加された有効ビットにより、データは直ちにＸ
、２１アダプタ７０８の受信バッファ７１０にロードさ
れる。その項目は、線７１２からの（ｔ）フィールド・
ビット及びＸ。

２１制御ビツト（ｃ）を含む。

（５）Ｘ、２１アダプタ７０８の受信バッファ７１０へ
書込まれたデータは、制御モジュール７６０による受信
バッファ７１０から読取られたデータに優先する。

（６）制御モジュール７６０は受信バッファ７１０を走
査し、５ＣＰ３２に対する未解決の要求があるかどうか
を決定する。有効ビットがＯＮの状態の項目（エントリ
）が読取られると、項目の内容は受信レジスタ７１４（
第４ａ図）に記憶され、項目は無効化され、第５図に示
すように、マイクロプロセッサ７１６への要求は周辺イ
ンタフェース７２７を介してなされる。項目は受信バッ
ファ７１０で無効化されるので、その項目が再来しても
、処理される新しい情報がある場合にだけ、マイクロプ
ロセッサ７１６に対して要求がなされる。項目のアドレ
スはレジスタ７０６のボート選択ＩＤに等しい。

（７）　マイクロプロセッサ７１６に対する要求は、ボ
ート１５と、ｘ、２１のｔ及びＣフィールドを含むデー
タ・フィールドとを識別するボート選択ＩＤを伴う。

（８）　そしてマイクロプロセッサ７１６は、第４ａ図
及び第４ｂ図の制御モジュール７６０における未解決の
要求を解除し、ボート１５の状態が記憶されているＸ、
２１状態ＲＡＭ　（ボート状態ＲＡＭ　７１８）をアク
セスする。またマイクロプロセッサ７１６は、ＳＣＰ入
力レジスタ７２２にＸ、２１データ及びボートよりを入
力する。マイクロプロセッサ７１６で新しい状態が計算
され、ボート状態ＲＡＭ７１８に記憶される。初期プロ
グラム・ロード（ＩＰＬ）とボート状態ＲＡＭ７１８と
の積は、Ｘ、２１状態１（レディ状態）にセットされる
。

（９）　この例ではボート１５の新しい状態は第６図に
示された状態２（発呼要求）であると仮定する。

（１０）マイクロプロセッサ７１６は５ＣＰ３２に対す
る要求を生成し、ＳＣＰ入力レジスタ７２２にある情報
を考察する。

（１１）　Ｓ　ＣＰ　３２は、５ＣＰ３２自身がそのボ
ート１５の発呼要求を処理できるかどうかを決定するが
、制御モジュール７６０は受信バッファ７１０にある次
のアドレスをアクセスし、ステップ（６）及び（７）が
繰返される。アクセスされた項目の有効ビットがＯＦＦ
の場合、次の項目がアクセスされる。

（１２）　Ｓ　ＣＰ　３２は「選択開始」　（第６図の
状態３）に戻り、マイクロプロセッサ７１６の未解決の
要求を解除する。ボートＩＤ及びデータは、ＳＣＰ出力
レジスタ７２４にラッチされる。

（Ｉ３）マイクロプロセッサ７１６は５ＣＰ３２からの
要求を受入れ、ＳＣＰ出力レジスタ７２４にラッチされ
たポルトＩＤによってボート状態ＲＡＭ７１８をアクセ
スして、ボート１５の状態を計算する。

（１４）マイクロプロセッサ７１６は書込要求を制御モ
ジュールに送る。

（１５）制御モジュール７６０は、ｓｅｐ出力レジスタ
７２４からのデータを送信バッファ７２０に書込み、そ
の項目（エントリ）に関連する有効ビットをＯＮにセッ
トする。

（１６）　２５０ミリ秒内に、８０Ｍ５０からの線７８
上のボート選択フィールドは、その項目をアクセスし、
（有効ビットがＯＮの場合だけ）ディジタル・スイッチ
３０の受信バス４４Ｂにそのデータを乗せる。

（１７）制御モジュール７６０は、有効ビットがＯＮで
あった場合に、そのアドレスを再書込みし、有効ビット
をＯＦＦにする。

（１８）選択さ九たボート１５を宛先とするデータは、
第９図に示されたボート受信レジスタ２３０にラッチさ
れる。

（１９）前記ステップ（１３）において、マイクロプロ
セッサ７１６はボート１５の状態を計算する。

ある場合には、外部の装置（ＤＴＥ７〜０１）がｘ、２
１プロトコルによって定義された時間内に応答すること
を保証するため、タイムアウトが開始されなければなら
ない。タイムアウト・プロセスは次のように実施される
： （２０）ＳＣＣ（コントローラ２２）が一定の状態に関
連したタイムアウトを呼出さなければならないとき、マ
イクロプロセッサ７１６は、ボートＩＤによって指示さ
れたアドレスに１１ビツトのタイムアウト値をロードす
る。第１０図に示すように、タイムアウト値は、減少カ
ウンタにロードされ、次いでタイムアウトＲＡＭ７２８
にロードされる。８ミリ秒クロックによって増分された
モジュロ３８４カウンタ７３２は、モジュロ３８４カウ
ンタにあるアドレスによって８ミリ秒ごとにタイムアウ
トＲＡＭ７２８をアクセスし、有効ビットがＯＮの場合
には、減少カウンタ７２６において、その項目を１だけ
減少する。有効ビットがＯＦＦの場合、その項目は無視
される。

（２１）有効ビットがＯＮで、タイムアウト値が０に等
しい場合、マイクロプロセッサ７１６が割込みされる。

モジュロ３８４カウンタ７３２の値はボートＩＤを決定
する。マイクロプロセッサ７１６は５ＣＰ３２に警報を
発し、問題のジョブ（仕事）の応答が間に合わなかった
ことを知らせる。それに対して、５ＣＰ３２は応答し、
第８ａ図及び第８ｂ図に従って、ボート１５に送られる
。ボート１５への情報転送は前記ステップ（１４）〜（
１８）に従って実行される。

（２２）有効ビットはＯＮであるが、タイムアウト値が
Ｏに等しくない場合には、タイムアウトＲＡＭ７２Ｂの
、モジュロ３８４カウンタ７３２によって指示されたア
ドレスにロードされる。

（２３）　マイクロプロセッサ７１６は、タイムアウト
を終了する状態を計算する毎に、ＳＣＰ入力レジスタ７
２２のボートＩＤ部分を介して、ボート状態ＲＡＭ７１
８を非同期でアクセスし、その項目（エントリ）の有効
ビットをＯＦＦにセットする。５ＣＰ３２の関与を最小
限にして、２．４Ｋｂｐｓ　〜６　、３１２　Ｍｂｐｓ
の範囲の可変速度のＸ。

２１信号速度で、最大３８４ボートのＸ、２１タイムア
ウトを監視することができる。１１ビツトのタイムアウ
ト値及び８マイクロ秒のクロックによって、最大６．２
９秒のタイムアウトを測定することかできる。

（２４）前記ステップ（１２）〜（１８）は、５ＣＰ３
２からのデータをボート１５に書込む方法について説明
している。この場合、制御データにはｒ選択開始」信号
が用いられている６ （２５）ボート１５は、このデータを受取ると、（第６
図の）状態３に移行し、「選択開始」メツセージを外部
装置のＤＴＥ　７０１に送る。状態３で、外部装置ＤＴ
Ｅ　７０１からの選択信号　ζに先行するＳＹＮ　（同
期）キャラクタを、ボート１５は待つ。ボート１５によ
って２つのＳＹＮキャラクタが受取られ、識別された後
、ボート１５の入力シフト・レジスタ１９５はバイト境
界に並べられる。送信ＲＡＭ２１４の読取ポインタ２６
０の増加は阻止される。その結果、同じデータ・バイト
が連続して読取られ、従ってＸ、２１アダプタ７０８に
よって無視されるので、選択されたデータのＤＡＣビッ
トはＯＮにされる。

（２６）最初の選択ディジットは、ボート１５によって
受取られると、送信ＲＡＭ２１４に書込まれる。（第９
図の）書込ポインタ２５８の増加は可能になり、送信Ｒ
ＡＭ２１４にあらゆる選択ディジットが書込まれる。接
続された装置ＤＴＥ７０１のバイト速度で、選択ディジ
ットは送信ＲＡＭ２１４に書込まれる。この速度は２゜
４　Ｋｂｐｓ〜６　、３１２　Ｍｂｐｓの範囲内で変更
することができる。書込ポインタ２５８の増加が阻止さ
れる前に、最大１２６の選択ディジットと２バイトのマ
ークを書込むことができる。第６図の状態５　（ＤＴＥ
持ち状態）で、外部装置ＤＴＥ７０１によってマークの
ノくイトが供給される。

（２７）ボート１５は１選択ディジットが受取られたこ
とを認め、それによってＤＡＣビットがリセットされ、
選択ディジットが使用可能であることをｘ、２１アダプ
タ７０８に知らせるコード・ワードを読取る次のボート
１５の選択を可能にする状態が開始される。このコード
・ワードは前記ステップ（４）〜（７）のように処理さ
れる。

マイクロプロセッサ７１６は割込みされ、前記ステップ
（１３）〜（１８）を介してボート１５へコード・ワー
ドを戻す。

（２８）　そして、ボート１５は、選択信号を受取るご
とに送信ＲＡＭ２１４の読取ポインタ２６０が増加する
のを可能にし、読取ポインタ２６０が書込ポインタ２５
８に等しくなるまで１選択ディジットをｘ、２１アダプ
タに送る。前記ポインタが等しくなった時点で、ＤＡＣ
ビットはＯＮにセットされる。これは、送信ＲＡＭ２４
にロードされた最後の２バイトが、ＤＴＥ待ち状態（第
６図の状態５）に対応するマークリイトであったからで
ある。

（２９）　Ｘ、２１７ダプタ７０８がポート１５にニー
ド・ワードを送り、ポート１５が選択ディジットを送る
のを可能にすると、そのポート１ξのアドレスが第１２
図の読取要求を識別するが一トＩＤレジスタ７４８に保
持されるので、が−ト１５から最初の選択ディジットが
到着すると、線７８のポート選択フィールドのＩＤと、
ボー）−ＩＤレジスタ７４８のＩＤとが一致し、受信バ
ッファ７１ｏ（第４図）のディジタルバッファ領域（デ
ィジット部分７１０Ｂ）に前記ディジットがロードされ
る。最後に受取ったディジットに続く選択では、ＤＡＣ
ビットはＯＮにセットされ、制御モジュール７６０に、
マイクロプロセッサ７１６への割込みを合図する。

マイクロプロセッサ７１６は、受信バッファ７１０のデ
ィジタル・バッファ領域を読取るコード・ワードを制御
モジュール７６０に送る。２５０マイクロ秒よりも短か
いディジタル・スイ（ツチ走査時間で、サイクル・スチ
ール機構を介して、ディジット部分７１０Ｂから５ＣＰ
３２１　へ直接にデータが送られる。受信バッファ７１
０では、１回に１つのポート１５だけがディジタル・バ
ッファ領域をアクセスする。

ζ　（３０）　Ｓ　ＣＰ　３２がらポート１５へのコー
ル・プログレス・ディジットは、ポート１５への送信よ
り前に、Ｘ、２１アダプタ７０８の送信バッファ７２０
に該ディジットがロードされることを除けば、同じ経路
をたどる。最初のコール・プログレス・ディジットを受
取ると、ポート１５は、全てのディジットがロードされ
るまで、受信ＲＡＭ２１４の読取ポインタ２６４が増加
されるのを禁止する。Ｘ、２１アダプタ７０８から最初
のＤＡＣビットを受取ると直ちに、読取ポインタ２６４
は増加し、コール・プログレス・ディジットをインタフ
ェース・ロジック７００に渡すことができる。書込ポイ
ンタ２５６が読取ポインタ２６４に等しいとき、ポート
１５によって全てのディジットが読取られる。

（３１）外部装置ＤＴＥとポート１５の間の全ての信号
ディジットが送信された後、５ＣＰ３２はポート１５に
コードを送り、ＤＴＥ　７０１に対し、データ転送を開
始できることを知らせる。

そして、ポート１５は、データ・モードに移行し、前記
米国特許第４３３２０２６号及び同第４３０７４６１号
で前に開示したように動作する。

要するに、本発明は、Ｘ、２１プロトコルを用いて遠隔
ステーション間の接続を確立し、かつそのために、現在
のＳＣＣアーキテクチャに、マイクロプロセッサをベー
スとするＸ、２１アダプタ７０８を付加するとともに、
現在のデータ・ポート設計を変更して使用する。データ
速度が全体として、ディジタル・スイッチの帯域幅１２
．２８８Ｍｂｐｓを越えないという条件で、最大１２６
ボートまで、２．４Ｋｂｐｓから６．３１２Ｍｂｐｓま
での任意の速度の呼確立が、このシステムによって処理
される。

本発明は、ｘ、２１帯域内信号プロトコルを用いて多数
のデータ・ポートの接続を確立する。衛星通信システム
の環境において、本発明は下記の利点を有する： （１）衛星通信システムで使用するＸ、２１プロトコル
に適応する。

（２）　２　、４　Ｋｂｐｓ〜６　、３１２　Ｍｂｐｓ
の範囲内の異なった速度を有するポートが、そのポート
自身の通常の通信速度で信号を送信することができる。

（３）最大１２６ポートまでの呼確立を処理し、かつ唯
１つのｘ、２１アダプタ７０８を用いて呼の接続を確立
する。

（４）ポート１５とｘ、２１アダプタ７０８の間で情報
を転送するのに特別な比較回路を必要としない。その代
りに、現在あるディジタル・スイッチのポーリング方式
を用いてＸ、２１制御情報が転送される。その結果、か
なりのハードウェアが節約される。

（５）個々のポートごとではなく中央の位置でＸ、２１
タイムアウトが実行されるので、ハードウェアがかなり
節約される−０ （６）Ｘ、２１アダプタ７０８またはボート１５によっ
てではなく、呼を処理する衛星通信プロセッサの能カシ
こよってだけ、着呼速度処理が制限される。

（７）Ｘ、２１アダプタ７０８におけるオフラインのタ
イムアウト計算は、５ＣＰ３２の割込率を最小限にし、
個々のボート１５のタイムアウトを追尾する負担から５
ＣＰ３２を解放する。

（８）Ｘ、２１制御ＰＡＬチツプ、すなわちインタフェ
ース・ロジック７００は、ボート１５に組込まれ、第６
図及び第７図の、限定されたＸ。

２１状態移行、ならびにＤＴＥ　７０１に対する必要な
バイト同期を制限するのに用いられる。インタフェース
・ロジック７００は、非常に密度の高い効率的に使用さ
れたＬＳＩハードウェアである。

同じインタフェース・ロジック７００でデータならびに
制御情報を分析することは効率を高めるのに寄与する。

（９）追加のＸ、２１機能の処理には、現在ある送信Ｒ
ＡＭ２１４及び受信ＲＡＭ２３２が利用される。これら
のＲＡＭは、ここでは、前記米国特許第４３３２０２６
号及び同第４３０７４６１号で説明されている現在のス
リップ及び同期機能の外にＸ、２１信号及び制御情報を
処理する。

【図面の簡単な説明】

第１図は第１ａ図と第１ｂ図の配置関係を示す図。 第１ａ図及び第１ｂ図は衛星通信コントローラの残りの
部分とＸ、２１アダプタの相互接続を示す機能ブロック
図、 第２図は帯域内エンド・リンク切換サービス動作の機能
ブロック図、 第３図は第３ａ図と第３ｂ図の配置関係を示す図、 第３ａ図及び第３ｂ図はＸ、２１アダプタを含む衛星通
信コントローラの機能ブロック図、］ 第４図は第４ａ図と第４ｂ図の配置関係を示す図、 第４ａ図及び第４ｂ図はＸ、２１アダプタにおける受信
バッファと送信バッファの相互接続の機能ブロック図、 第５図はＸ、２１アダプタにおけるＳＣＰバス・インタ
フェースの機能ブロック図、 第６図はＸ、２１規格を用いる回線切換サービスの呼確
立フェーズの状態図、 第７図はＸ、２１規格を用いる回線切換サービスの解放
フェーズ及び静止状態の状態図、第８図は第８ａ図と第
８ｂ図の配置関係を示す図、 第８ａ図及び第８ｂ図は本発明の要素の一部分の相互接
続を示す機能ブロック図、 第９図はデータ・ボートの詳細な機能ブロック図、 第１０図はｘ、２１スイツチング・システムにあるタイ
ムアウトＲＡＭの機能ブロック図、第１１図はインタフ
ェース・ロジック７００の更に詳細なブロック図、 第１２図は制御モジュールの更に詳細なブロック図であ
る。 １５・・・・ボート、２２・・・・コントローラ、２８
・・・・呼プロセッサ、３０・・・・ディジタル・スイ
ッチ、３２・・・・ＳＣＰ、５０・・・・ＳＣＭ、５４
・・・・ＴＢＢ、６４・・・・ＲＢＢ、２１４・・・・
送信ＲＡＭ、２３２・・・・受信ＲＡＭ、７００・・・
・インタフェース・ロジック、７０１・・・・ＤＴＥ、
７０８・・・・Ｘ。 ２１アダプタ、７１０・・・・受信バッファ、７１６・
・・・マイクロプロセッサ、７２０・・・・送信バッフ
ァ、７６０・・・・制御モジュール。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名） ＦＩＧ、　土０ ＦＩＧ、土 ＦＩＧ、　Ｊ−ｂ ＦＩＧ、　３ａ ＦＩＧ、　３ ＦＩＧ、　３ｂ ］ ＦＩＧ、　４ｂ ＦＩＧ、　８ｂ

Claims (1)

1. 【特許請求の範囲】 ＤＴＥからのＩｔ　ｔ　ＩＩおよびＩＩ　ｃ　”入力線
   と前記ＤＴＥへのｊｌ　ｒ　ＩＩ及びｔｌ　ｉ　Ｉ＋出
   力線とに接続されたｘ、２１データ・ポートを複数個有
   する通信コントローラにおいて、 前記データ・ポートを介して前記Ｅｌ　ｔｕおよび＃　
   Ｃ１１線に共通に接続された送信ノベスに結合されたデ
   ータ入力とアドレス入力およびデータ出力とを有し、前
   記それぞれのポート・データ速度で前記ポートの各々か
   らのポート状態制御メツセージ単位を緩衝記憶する走査
   部分と前記ポートのうちの選択された１つからのポート
   信号情報メツセージ単位を緩衝記憶するディジット部分
   とに分割された受信バッファと、 データ入力とアドレス入力と前記データ・ポートを介し
   て前記１１　ｒ　１１およびｄｉ　ｉ　７１線に共通に
   接続された受信バスに結合されたデータ出力とを有し、
   前記それぞれのポート・データ速度で前記ポートの各々
   へのボート状態制御メツセージ単位を緩衝記憶する走査
   部分と前記ポートのうちの選択された１つへのボート信
   号情報メツセージ単位を緩衝記憶するディジット部分と
   に分割された送信バッファと、 前記ポート選択信号を受取る前記ディジタル・スイッチ
   に結合された入力と制御入力と前記受信バッファの前記
   アドレス入力への第１アドレス出力および前記送信バッ
   ファの前記アドレス入力への第２アドレス出力とを有し
   、前記送信バッファおよび前記受信バッファにおける前
   記ボート状態制御メツセージ単位及び前記ボート信号情
   報メツセージ単位の書込みおよび読取りを制御する制御
   モジュールと、 プロセッサ・バスによって、前記受信バッファの前記デ
   ータ出力、前記送信バッファの前記データ入力、前記制
   御モジュールおよび前記通信コントローラの制御プロセ
   ッサに接続され、前記ボートの各々について、前記受信
   バッファの前記走査部分から現在緩衝記憶されているボ
   ート状態制御メツセージ単位を受取るとともに、前記ボ
   ートの各々について次のＸ、２１制御状態を計算するマ
   イクロプロセッサと、 を含み、 前記マイクロプロセッサは、前記計算された次の制御状
   態に応答して前記制御モジュールに制御信号を供給して
   、前記ポートのうちの選択された１つから前記受信バッ
   ファの前記ディジット部分へ前記複数のボート信号情報
   メツセージ単位を呼確立信号として書込むよう制御する
   が又は前記受信バッファの前記ディジット部分から前記
   プロセッサ・バスを介して前記制御プロセッサへ前記複
   数のボート信号情報メツセージ単位を呼確立信号として
   転送するよう制御する ことを特徴とするＸ、２１データ・ポートの呼を確立す
   る装置。