JPS60108891A - ダイナミック表示回路 - Google Patents
ダイナミック表示回路Info
- Publication number
- JPS60108891A JPS60108891A JP21741383A JP21741383A JPS60108891A JP S60108891 A JPS60108891 A JP S60108891A JP 21741383 A JP21741383 A JP 21741383A JP 21741383 A JP21741383 A JP 21741383A JP S60108891 A JPS60108891 A JP S60108891A
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- JP
- Japan
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- display
- circuit
- memory
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- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８）０発明の技術分野
本発明は、電子交換機等の電子システムに於いて、主制
御装置による発光素子の行列配列によるダイナミック表
示装置の制御回路に関するものである。
御装置による発光素子の行列配列によるダイナミック表
示装置の制御回路に関するものである。
（ｂ）、技術の背景
電子交換機等の電子システムでは、一般に、発光素子を
行列配列したダイナミック表示装置はシステムの主制御
装置により制御されている。従って表示内容の記憶、ア
ドレスの循環発生１表示内容の読み出しと表示部えの転
送及びそのタイミング等の表示動作の全てが主制御装置
の負荷となっており改善方策が期待されていた。
行列配列したダイナミック表示装置はシステムの主制御
装置により制御されている。従って表示内容の記憶、ア
ドレスの循環発生１表示内容の読み出しと表示部えの転
送及びそのタイミング等の表示動作の全てが主制御装置
の負荷となっており改善方策が期待されていた。
（Ｃ）、従来技術と問題点
前記のように、従来は、主制御装置は表示内容の作製、
＆Ｉ集、更新、変更等の主制御装置とじて不可避の動作
以外に、ダイナミック表示動作具のものを行っており、
其のため負荷が大きくなる欠点があった。
＆Ｉ集、更新、変更等の主制御装置とじて不可避の動作
以外に、ダイナミック表示動作具のものを行っており、
其のため負荷が大きくなる欠点があった。
（ｄ）９発明の目的
本発明は、上記の点に着目し、グイナミソク表示動作其
のものは表示装置に付加する回路により行い、主制御装
置は表示内容の作製、更新等の主制御装置として不可避
の動作のみを行うことにより主制御装置の負荷を格段に
軽減することを目的とする。
のものは表示装置に付加する回路により行い、主制御装
置は表示内容の作製、更新等の主制御装置として不可避
の動作のみを行うことにより主制御装置の負荷を格段に
軽減することを目的とする。
（ｅ）６発明の構成
前記の目的は、発光素子を行列に配列した表示装置を有
し、該表示装置をシステムの主制御装置により制御する
電子交換機等の電子システムに於いて、クロック信号発
生回路、該回路が発生ずるクロック信号により循環的に
行アドレスを指定するための計数回路、該アドレスによ
り指定された前記表示装置の１行を選択するためのデコ
ーダとフリップフロップ、表示内容を記憶するメモリ。
し、該表示装置をシステムの主制御装置により制御する
電子交換機等の電子システムに於いて、クロック信号発
生回路、該回路が発生ずるクロック信号により循環的に
行アドレスを指定するための計数回路、該アドレスによ
り指定された前記表示装置の１行を選択するためのデコ
ーダとフリップフロップ、表示内容を記憶するメモリ。
前記アドレスによりメモリから１行分の表示内容を読み
出して一時記憶するためのフリップフロップ及び前記両
フリップフロップの出力により発光素子を点燈させるの
に必要な電力を供給するための駆動回路を具備すること
により前記メモリの内容を表示し、システムの主制御装
置が前記メモリに表示内容を読み書きする場合は、読み
書きの指定２行アドレス指定２表示内容転送等の線を主
制御装置側に切り換え制御するようにするための切り換
えゲート回路を具備していることを特徴とするダイーナ
ミソク表示回路により達成され、主制御装置の負荷は格
段に軽減される。
出して一時記憶するためのフリップフロップ及び前記両
フリップフロップの出力により発光素子を点燈させるの
に必要な電力を供給するための駆動回路を具備すること
により前記メモリの内容を表示し、システムの主制御装
置が前記メモリに表示内容を読み書きする場合は、読み
書きの指定２行アドレス指定２表示内容転送等の線を主
制御装置側に切り換え制御するようにするための切り換
えゲート回路を具備していることを特徴とするダイーナ
ミソク表示回路により達成され、主制御装置の負荷は格
段に軽減される。
（ｆ）０発明の実施例
実施例を図によって説明する。第１図は本発明の実施例
の構成図である。第２図は第１図の各部の波形のタイム
チャートであり、ａ、ｂ・・・ｊ、Ｘ。
の構成図である。第２図は第１図の各部の波形のタイム
チャートであり、ａ、ｂ・・・ｊ、Ｘ。
ｙは第１図に於いて同一文字で示す部分に対応している
。
。
本実施例の表示装置は、システムの主制御装置ＣＣが表
示内容を作成９編集してメモリＭに書き込むが、以後の
表示動作は表示部ＤＰＬＹに付加した回路により行うも
のである。
示内容を作成９編集してメモリＭに書き込むが、以後の
表示動作は表示部ＤＰＬＹに付加した回路により行うも
のである。
一般に、表示部ＤＰＬＹはｍ行ｎ列の発光素子を持つが
、本例では説明を７１ｉｌｉＲにするために第２図のタ
イムチャートは、ｍ＝１３．ｎは任意の数として示しで
ある。表示部ＤＰＬＹはｍ本の行Ｘの１本を循環的に選
択して、その行の表示内容をｎ本の列ｙに夫々同時に与
えることにより表示するものである。
、本例では説明を７１ｉｌｉＲにするために第２図のタ
イムチャートは、ｍ＝１３．ｎは任意の数として示しで
ある。表示部ＤＰＬＹはｍ本の行Ｘの１本を循環的に選
択して、その行の表示内容をｎ本の列ｙに夫々同時に与
えることにより表示するものである。
始めに、表示動作に就いて説明する。主制御装置ＣＣで
は、この場合、端子Ｃ３，ＣＲは論理“ｌ”となってい
る。従って、切り換えゲート回路ＳＷＧのＡＮＤゲート
ＷＡ、ＲＡの出力によりスリーステートのドライバＷＧ
、ＲＧは高インピーダンス状態であり、ＡＮＤゲートＣ
Ａにより主制御装置ＣＣの端子ＡＤの出力は論理“０”
になってＯＲゲー）ＯＲに入力されている。
は、この場合、端子Ｃ３，ＣＲは論理“ｌ”となってい
る。従って、切り換えゲート回路ＳＷＧのＡＮＤゲート
ＷＡ、ＲＡの出力によりスリーステートのドライバＷＧ
、ＲＧは高インピーダンス状態であり、ＡＮＤゲートＣ
Ａにより主制御装置ＣＣの端子ＡＤの出力は論理“０”
になってＯＲゲー）ＯＲに入力されている。
クロック信号発生回路ＣＬＫにより、クロック信号ａを
作成する。ｍ通計数回路ＣＴ Ｒにクロック信号ａを入
力すると、クロ・７り信号ａの立ち下がりを変化点とし
てｍ通計数回路ＣＴ Ｒの出力すが得られる。ｍ ＝
８では、出力ｂは３本の線に出力され第２図すに示すよ
うになる。この出力ｂを受けてデコーダＤＣＲは行選択
信号Ｃを出方する。
作成する。ｍ通計数回路ＣＴ Ｒにクロック信号ａを入
力すると、クロ・７り信号ａの立ち下がりを変化点とし
てｍ通計数回路ＣＴ Ｒの出力すが得られる。ｍ ＝
８では、出力ｂは３本の線に出力され第２図すに示すよ
うになる。この出力ｂを受けてデコーダＤＣＲは行選択
信号Ｃを出方する。
ｍ＝８では、この行選択信号Ｃは８本の線に出力され、
第２図Ｃに示すように各線は循環的に論理“１″となる
。フリップフロップＦＦＸに入力されるクロック信号ｉ
は、前記のように主制御装置ＣＣの端子ＣＳがらは論理
”１”が出力されており、切り換えゲート回路ＳＷＧの
ＡＮＤゲート八Ａへよりクロック信号」はクロック信号
ａと同し波形となる。従って、フリップフロップＦＦＸ
は行選択信号Ｃの入力をクロック信号１の立ち上がりに
よりラッチしてクロック信号ｉの次の立も上がりまで保
持することにより第２図ｄに示すような行選択信号ｄを
出力する。この行選択信号ｄは駆動回路ＤＲＸによって
、第２図Ｘに示すような駆動出力Ｘとなり表示＆１ＩＤ
ＦＬＹのの行を選択する。
第２図Ｃに示すように各線は循環的に論理“１″となる
。フリップフロップＦＦＸに入力されるクロック信号ｉ
は、前記のように主制御装置ＣＣの端子ＣＳがらは論理
”１”が出力されており、切り換えゲート回路ＳＷＧの
ＡＮＤゲート八Ａへよりクロック信号」はクロック信号
ａと同し波形となる。従って、フリップフロップＦＦＸ
は行選択信号Ｃの入力をクロック信号１の立ち上がりに
よりラッチしてクロック信号ｉの次の立も上がりまで保
持することにより第２図ｄに示すような行選択信号ｄを
出力する。この行選択信号ｄは駆動回路ＤＲＸによって
、第２図Ｘに示すような駆動出力Ｘとなり表示＆１ＩＤ
ＦＬＹのの行を選択する。
一方、メモリＭの端子ＡＤ（ｍ＝８では３個）に人力さ
れるアドレス指定ｆは、前記端子ｃｓが論理“１″なの
で、切り換えゲート回路ＳＷＧのＡＮＤゲートＳＡ、Ｃ
ＡとＯＲゲートＯＲにより、ｍ推計数回路ＣＴ Ｒの出
力すと同し波形になり、メモリＭのデコーダ機能により
行ア１゛レスが選択されて、其のアドレスの内容がメモ
リＭの端子ＲＷ（ｎ個）に出力され第２図ｇに示すよう
な出力ｇとなる。この出力ｇはフリップフロップＦ Ｆ
Ｙに入力され、クロック信号ｉの立ち上がりによりラ
ンチされてクロック信号ｉの次の立ち上がりまで保持さ
れることにより、フリップフロップＦＦＹは第２図ｊに
示ずような出力ｊを出力する。この出力ｊは駆動回路Ｄ
ＲＹにより第２図ｙに示すように駆動出力ｙとなり、表
示部ＤＰＬＹに於いて駆動出力Ｘにより選択されている
行の表示内容となり表示を行う。
れるアドレス指定ｆは、前記端子ｃｓが論理“１″なの
で、切り換えゲート回路ＳＷＧのＡＮＤゲートＳＡ、Ｃ
ＡとＯＲゲートＯＲにより、ｍ推計数回路ＣＴ Ｒの出
力すと同し波形になり、メモリＭのデコーダ機能により
行ア１゛レスが選択されて、其のアドレスの内容がメモ
リＭの端子ＲＷ（ｎ個）に出力され第２図ｇに示すよう
な出力ｇとなる。この出力ｇはフリップフロップＦ Ｆ
Ｙに入力され、クロック信号ｉの立ち上がりによりラ
ンチされてクロック信号ｉの次の立ち上がりまで保持さ
れることにより、フリップフロップＦＦＹは第２図ｊに
示ずような出力ｊを出力する。この出力ｊは駆動回路Ｄ
ＲＹにより第２図ｙに示すように駆動出力ｙとなり、表
示部ＤＰＬＹに於いて駆動出力Ｘにより選択されている
行の表示内容となり表示を行う。
次ぎに、主制御装置ＣＣによる表示内容の変更。
参照を行う場合を説明する。（第２図のタイムチャート
には図示省略）この場合、主制御装置ＣＣの端子ＣＳは
論理“０”にする。従って、切り換えゲート回路ＳＷＧ
のＡＮＤゲー１− Ｓ Ａによりｍ通計数回路ＣＴＲの
出力しは全て論理“０”となってＯＲゲー）ＯＲに入力
され、主制御装置ＣＣの端子ＡＤ（ｍ＝８では３＋１＆
りからのアドレス指定出力は、ｅを経てＡＮＤゲー１−
ＣＡ、ＯＲケートＯＲにより其のままメモリＭの端子Ａ
Ｄに入力されるようになる。
には図示省略）この場合、主制御装置ＣＣの端子ＣＳは
論理“０”にする。従って、切り換えゲート回路ＳＷＧ
のＡＮＤゲー１− Ｓ Ａによりｍ通計数回路ＣＴＲの
出力しは全て論理“０”となってＯＲゲー）ＯＲに入力
され、主制御装置ＣＣの端子ＡＤ（ｍ＝８では３＋１＆
りからのアドレス指定出力は、ｅを経てＡＮＤゲー１−
ＣＡ、ＯＲケートＯＲにより其のままメモリＭの端子Ａ
Ｄに入力されるようになる。
表示内容の変更時には、王制ｆａｌｌ装置ＣＣは、端子
ＣＲｔ−論理“０”として、切り換えゲート回路ＳＷＧ
のＡＮＤゲートＷＡの出力によりトライバＷＧを動作状
態とし、メモリＭの端子ＷＥにも論理”０”を入力する
ことにより書込み動作を１け定して、主制御装置ＣＣの
端子ＡＤにはｍ通計数回路ＣＴＲの出力の様式の出力に
よるアドレスを与え、端子ＤＴ（ｎｌｌりには前記アド
レスの表示内容を与えることによりｈを経てメモリＭの
端ｆ−ＲＷに書き込む。
ＣＲｔ−論理“０”として、切り換えゲート回路ＳＷＧ
のＡＮＤゲートＷＡの出力によりトライバＷＧを動作状
態とし、メモリＭの端子ＷＥにも論理”０”を入力する
ことにより書込み動作を１け定して、主制御装置ＣＣの
端子ＡＤにはｍ通計数回路ＣＴＲの出力の様式の出力に
よるアドレスを与え、端子ＤＴ（ｎｌｌりには前記アド
レスの表示内容を与えることによりｈを経てメモリＭの
端ｆ−ＲＷに書き込む。
表示内容の参照時には、主制御袋Ｗｃｃは、端子ＣＲ＠
論理ど１”として、切り換えデー１−回路ＳＷＧのＡＮ
ＤゲートＲＡの出力によりドライバＲＧを動作状態とし
、メモリＭの端子ＷＥにも論′理“ｌ”を人力すること
により読出し動作を指定して、主制御装置ＣＣの端子Ａ
Ｄにはｍ推計数回路ＣＴ Ｒの出力の様式の出力による
アドレスを与えて、メモリＭの端子ＲＷから出力される
前記アドレスの表示内容を端子ＤＴから読み込む。
論理ど１”として、切り換えデー１−回路ＳＷＧのＡＮ
ＤゲートＲＡの出力によりドライバＲＧを動作状態とし
、メモリＭの端子ＷＥにも論′理“ｌ”を人力すること
により読出し動作を指定して、主制御装置ＣＣの端子Ａ
Ｄにはｍ推計数回路ＣＴ Ｒの出力の様式の出力による
アドレスを与えて、メモリＭの端子ＲＷから出力される
前記アドレスの表示内容を端子ＤＴから読み込む。
表示内容変更、参照動作中は、フリ・７ブフロノプＦＦ
Ｘ、ＦＦＹに入力されるクロック信号ｉは切り換えゲー
ト回路ＳＷＧのＡＮＤゲートΔＡにより論理”０”とな
っており、フリップフロップＦＦＸ、ＦＦＹの入力はラ
ンチされないため、主制御装置ＣＣによる書込み、読出
し動作中の表示内容が娯って表示されることはなく、表
示は直前の状態に保たれる。
Ｘ、ＦＦＹに入力されるクロック信号ｉは切り換えゲー
ト回路ＳＷＧのＡＮＤゲートΔＡにより論理”０”とな
っており、フリップフロップＦＦＸ、ＦＦＹの入力はラ
ンチされないため、主制御装置ＣＣによる書込み、読出
し動作中の表示内容が娯って表示されることはなく、表
示は直前の状態に保たれる。
以上のように、主制御装置ＣＣからのメモリＭの表示内
容変更、参照は表示動作とは全（非同期に行われる。又
、主制御装置ＣＧによる書込み。
容変更、参照は表示動作とは全（非同期に行われる。又
、主制御装置ＣＧによる書込み。
続出し動作所要時間はクロック信号ａの１周期に比し極
めて小さくすることが出来るので、表示部ＤＰＩ、Ｙの
表示面は殆ど書込み、読出し動作の影響を受けず、動作
終了により端子ＣＳが論理“ｌ”となり、ＡＮＤゲート
ＡＡをクロック信号ｉが通過してクロック信号ｉが出力
されるようになり論理“１″となって立ち上がると、其
の時刻に選択されている行から新表示内容で表示される
。
めて小さくすることが出来るので、表示部ＤＰＩ、Ｙの
表示面は殆ど書込み、読出し動作の影響を受けず、動作
終了により端子ＣＳが論理“ｌ”となり、ＡＮＤゲート
ＡＡをクロック信号ｉが通過してクロック信号ｉが出力
されるようになり論理“１″となって立ち上がると、其
の時刻に選択されている行から新表示内容で表示される
。
本実施例では、表示内容の作成、変更、参！１６はシス
テムの主制御装置ＣＣにより行う例であるが、表示内容
の作成、変更（必要ならば参照も）に関して、前記の主
制御袋７ｃｃと同等の機能を持つ制御装置を具備するな
らば、独立した表示装置も実現可能である。
テムの主制御装置ＣＣにより行う例であるが、表示内容
の作成、変更（必要ならば参照も）に関して、前記の主
制御袋７ｃｃと同等の機能を持つ制御装置を具備するな
らば、独立した表示装置も実現可能である。
（ｇ）１発明の効果
以上、詳細に説明せる如く、本発明によれば、表示装置
に付加した回路によりダイナミック表示具のものは行わ
れ、外部の制御装置（例えばシステムの主制御装置ンか
ら非同期で表示内容の変更１参照が可能となり、主制御
装置は表示中の表示内容のメモリを持つ必要がなくなり
、グイナミノク動作のための負荷が無くなり、制御装置
の負荷は格段に軽減される効果がある。
に付加した回路によりダイナミック表示具のものは行わ
れ、外部の制御装置（例えばシステムの主制御装置ンか
ら非同期で表示内容の変更１参照が可能となり、主制御
装置は表示中の表示内容のメモリを持つ必要がなくなり
、グイナミノク動作のための負荷が無くなり、制御装置
の負荷は格段に軽減される効果がある。
第１図は本発明の実施例の構成図であり、第２図は第１
図の各部の波形のタイムチャートである。 図に於い°ζ、ＣＬＫはクロック信号発生回路。 ＣＴＲはＩｎｎ進数数回路ＤＣＲはデコーダ、ＦＦＸ、
ＦＦＹはフリップフロップ、ＤＲＸ、ＤＲＹは駆動回路
、ＤＰＬＹは表示部９Ｍはメモリ、ＳＷＧは切り換えゲ
ート回路、ＳＡ、ＣＡ、ＡＡ。 ＷＡ、ＩマＡはＡＮＤゲート、ＯＲはＯＲゲート。 ＷＧ、ＩマＧはドライバ、ＣＣは主制御装置、ＡＤ。 Ｃ５，ＣＲ，ＤＴ、ＷＥ、ＲＷは端子である。
図の各部の波形のタイムチャートである。 図に於い°ζ、ＣＬＫはクロック信号発生回路。 ＣＴＲはＩｎｎ進数数回路ＤＣＲはデコーダ、ＦＦＸ、
ＦＦＹはフリップフロップ、ＤＲＸ、ＤＲＹは駆動回路
、ＤＰＬＹは表示部９Ｍはメモリ、ＳＷＧは切り換えゲ
ート回路、ＳＡ、ＣＡ、ＡＡ。 ＷＡ、ＩマＡはＡＮＤゲート、ＯＲはＯＲゲート。 ＷＧ、ＩマＧはドライバ、ＣＣは主制御装置、ＡＤ。 Ｃ５，ＣＲ，ＤＴ、ＷＥ、ＲＷは端子である。
Claims (1)
- 発光素子を行列に配列した表示装置を有し、該表示装置
をシステムの主制御装置により制御する電子交換機等の
電子システムに於いて、クロック信号発生回路、該回路
が発生するクロック信号により循環的に行アドレスを指
定するための針数回路、該アドレスにより指定された前
記表示装置の１行を選択するためのデコーダとフリップ
フロップ、表示内容を記憶するメモリ、前記アドレスに
よりメモリから１行分の表示内容を読み出して一時記憶
するためのフリップフロップ及び前記両フリッププロッ
プの出力により発光素子を点燈させるのに必要な電力を
供給するための駆動回路を具備することにより前記メモ
リの内容を表示し、システムの主制御装置が前記メモリ
に表示内容を読み書きする場合は、読み書きの指定１行
アドレス指定２表示内容転送等の線を主制御装置側に切
り換え制御するようにするための切り換えゲート回路を
具備していることを特徴とするダイナミック表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21741383A JPS60108891A (ja) | 1983-11-18 | 1983-11-18 | ダイナミック表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21741383A JPS60108891A (ja) | 1983-11-18 | 1983-11-18 | ダイナミック表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108891A true JPS60108891A (ja) | 1985-06-14 |
Family
ID=16703810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21741383A Pending JPS60108891A (ja) | 1983-11-18 | 1983-11-18 | ダイナミック表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108891A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327338A (en) * | 1976-08-27 | 1978-03-14 | Nec Corp | Display device displaying contents of memory |
| JPS5852689A (ja) * | 1981-09-24 | 1983-03-28 | シャープ株式会社 | 表示駆動方式 |
-
1983
- 1983-11-18 JP JP21741383A patent/JPS60108891A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327338A (en) * | 1976-08-27 | 1978-03-14 | Nec Corp | Display device displaying contents of memory |
| JPS5852689A (ja) * | 1981-09-24 | 1983-03-28 | シャープ株式会社 | 表示駆動方式 |
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