JPS60109249A - 多層配線部材 - Google Patents
多層配線部材Info
- Publication number
- JPS60109249A JPS60109249A JP58216313A JP21631383A JPS60109249A JP S60109249 A JPS60109249 A JP S60109249A JP 58216313 A JP58216313 A JP 58216313A JP 21631383 A JP21631383 A JP 21631383A JP S60109249 A JPS60109249 A JP S60109249A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- stepped portion
- memory cell
- wiring
- insulating film
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、導電層と絶縁層とが交互に重り合い複数層を
なす多層配線技術に適用して有効な技術に関するもので
ＩｊＤ、特に、ダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭという）の多層配線技術に適用して有
効な技術に関するものである。
なす多層配線技術に適用して有効な技術に関するもので
ＩｊＤ、特に、ダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭという）の多層配線技術に適用して有
効な技術に関するものである。
フォールプツトピットライン方式を採用するＤＲＡＭは
、その情報書き込み々らびに読み出し動作速度を向上す
るた←、ワード線の抵抗値を低減することが重要な技術
的課題の１つとなっている。ワード線は、通常、メモリ
セルのスイッチング素子となる絶縁ゲート型電界効果ト
ランジスタ（以下、ＭＩＳＦＥＴという）のゲート電極
と同一製造工程でかつ一体的に形成されている。従って
、この後に行われるＭＩＳＦＥＴのソース領域。
、その情報書き込み々らびに読み出し動作速度を向上す
るた←、ワード線の抵抗値を低減することが重要な技術
的課題の１つとなっている。ワード線は、通常、メモリ
セルのスイッチング素子となる絶縁ゲート型電界効果ト
ランジスタ（以下、ＭＩＳＦＥＴという）のゲート電極
と同一製造工程でかつ一体的に形成されている。従って
、この後に行われるＭＩＳＦＥＴのソース領域。
ドレイン領域形成のための熱処理工程等、枦々の高温熱
処理工程に対処し得ることが要求される。
処理工程に対処し得ることが要求される。
そこで、ワード線として多結晶シリコンが使用されてい
る。
る。
しかしながら、多結晶シリコンは配線材料として使用さ
れるアルミニウムに比べその抵抗値が高いために、結果
的にワード線の遅延時間が増加する。
れるアルミニウムに比べその抵抗値が高いために、結果
的にワード線の遅延時間が増加する。
そこで、多結晶シリコン層上部に、それよシも低い抵抗
値を有する高融点金属とシリコンとの化合物によるシリ
サイド層を被着してなる導体層をワード線として使用す
ることが提案されている。
値を有する高融点金属とシリコンとの化合物によるシリ
サイド層を被着してなる導体層をワード線として使用す
ることが提案されている。
（特開昭５７−１９４５６７号公報）
かかる技術における電気的特性試験ならびにその検討の
結果１本発明者は、ワード線の抵抗値を低減するために
多結晶シリコン層にシリサイド層を設けたにもかかわら
ず、ワード線の抵抗値を充分に低減することができない
という問題点を見い出した。
結果１本発明者は、ワード線の抵抗値を低減するために
多結晶シリコン層にシリサイド層を設けたにもかかわら
ず、ワード線の抵抗値を充分に低減することができない
という問題点を見い出した。
本発明者は、この問題点が以下に述べる原因によって生
じるであろうと考察している。メモリセルのＭＩ８ＦＥ
Ｔ形成領域において、半導体素子間を分離するためのフ
ィールド絶縁膜、メモリセルの容量素子を構成するため
の第１層目の導電層による導電プレート等によって、森
峻な段差部が形成される。この急峻な段差部において、
シリサイド層の被着性が極めて悪いために、その部分に
おけるシリサイド層の断面々積が減少し抵抗値が増大す
るからである。
じるであろうと考察している。メモリセルのＭＩ８ＦＥ
Ｔ形成領域において、半導体素子間を分離するためのフ
ィールド絶縁膜、メモリセルの容量素子を構成するため
の第１層目の導電層による導電プレート等によって、森
峻な段差部が形成される。この急峻な段差部において、
シリサイド層の被着性が極めて悪いために、その部分に
おけるシリサイド層の断面々積が減少し抵抗値が増大す
るからである。
本発明の目的は、導電層と絶縁層とが交互に重り合い複
数層をなす多層配線部材において、所定導電層によって
構成された配線と、その下部の絶縁層の上面部に存在す
る不要な段差部との交差部における前記配線の抵抗値を
低減することが可能な技術を提供することにある。
数層をなす多層配線部材において、所定導電層によって
構成された配線と、その下部の絶縁層の上面部に存在す
る不要な段差部との交差部における前記配線の抵抗値を
低減することが可能な技術を提供することにある。
本発明の他の目的は、ＤＲＡＭのワード線の抵抗値を低
減することが可能な技術を提供することにある。
減することが可能な技術を提供することにある。
本発明の他の目的は、ＤＲＡＭの情報書き込みならびに
読み出し動作速度の高速化が可能な技術を提供すること
にある。
読み出し動作速度の高速化が可能な技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって、明らかになるで
あろう。
明細書の記述および添付図面によって、明らかになるで
あろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、ＤＲＡＭにおいて、所定方向に延在するワー
ド線と、メモリセルのＭＩ８ＦＥＴ形成領域に存在する
段差部とを、−所定の角度で交差させることにより、ワ
ード線の段差部に発生するであろうより高い抵抗値を有
する部分の抵抗値をできるだけ小さくし、ワード線の抵
抗値を低減し、ＤＲ，ＡＭの情報書き込みならびに読み
出し動作速度を向上することにある。
ド線と、メモリセルのＭＩ８ＦＥＴ形成領域に存在する
段差部とを、−所定の角度で交差させることにより、ワ
ード線の段差部に発生するであろうより高い抵抗値を有
する部分の抵抗値をできるだけ小さくし、ワード線の抵
抗値を低減し、ＤＲ，ＡＭの情報書き込みならびに読み
出し動作速度を向上することにある。
以下、本発明の構成について、一実施例とともに詳細に
説明する。
説明する。
本実施例は、多層配線構造を偏えたフォールプツトピッ
トライン方式を採用するＤＲＡＭについて、その説明を
する。
トライン方式を採用するＤＲＡＭについて、その説明を
する。
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
の要部を示す等価回路図である。
の要部を示す等価回路図である。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくシ返しの説明は省略する。
を付け、そのくシ返しの説明は省略する。
第１図において、ＷＬは所定ピッチで第１の方向に延在
して設けられた複数本のワード線であり、後述するＤＲ
ＡＭのメモリセルのスイッチング素子となるＭＩＳＦＥ
Ｔのグ「ト電極と接続され、ＭＩＳＦＥＴを“ＯＮ″、
”ＯＦＦ″するためのものである。ＢＬは所定ピッチで
ワード線ＷＬと交差し第２の方向）に延在して設けられ
た複数本のビット線であり、後述するメモリセルの情報
を伝達するためのものである。Ｍはワード線ＷＬとビッ
ト線ＢＬとの所定交差部に設けられたメモリセルであシ
、ＤＲＡＭの情報を構成するためのものである。メモリ
セルＭは、スイッチング素子となるＭＩＳＦＢＴＱＭと
情報となる電荷全蓄積する容量素子Ｃとの直列接続によ
って構成されており、マトリックス状に複数配置されて
メモリセルアレイを構成している。１はワードクロック
回路、φ８は選択タイミング信号線であり、ワードクロ
ック回路１からの所定のワード線ＷＬ金選択する選択タ
イミング信号を伝達するためのものである。
して設けられた複数本のワード線であり、後述するＤＲ
ＡＭのメモリセルのスイッチング素子となるＭＩＳＦＥ
Ｔのグ「ト電極と接続され、ＭＩＳＦＥＴを“ＯＮ″、
”ＯＦＦ″するためのものである。ＢＬは所定ピッチで
ワード線ＷＬと交差し第２の方向）に延在して設けられ
た複数本のビット線であり、後述するメモリセルの情報
を伝達するためのものである。Ｍはワード線ＷＬとビッ
ト線ＢＬとの所定交差部に設けられたメモリセルであシ
、ＤＲＡＭの情報を構成するためのものである。メモリ
セルＭは、スイッチング素子となるＭＩＳＦＢＴＱＭと
情報となる電荷全蓄積する容量素子Ｃとの直列接続によ
って構成されており、マトリックス状に複数配置されて
メモリセルアレイを構成している。１はワードクロック
回路、φ８は選択タイミング信号線であり、ワードクロ
ック回路１からの所定のワード線ＷＬ金選択する選択タ
イミング信号を伝達するためのものである。
ＱＴは所定のワード線ＷＬと選択タイミング信号線φ工
との間に設けられたトランスファ用ＭＩ８ＦＥＴである
。２はＸデコーダであり、所定のトランスファ用ＭＩＳ
ＦＢＴＱＴを”ＯＮ”、”ＯＦＦ”するためのものであ
る。
との間に設けられたトランスファ用ＭＩ８ＦＥＴである
。２はＸデコーダであり、所定のトランスファ用ＭＩＳ
ＦＢＴＱＴを”ＯＮ”、”ＯＦＦ”するためのものであ
る。
次に、本実施例の具体的な構造について、その説明をす
る。
る。
第２図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルアレイの要部を示す平面図であり、第３図
は、第２図の■−■切断線における断面図である。なお
、第２図において、その図面を見易くするために、各導
電層間に設けられるべき眉間絶縁膜は図示しない。
のメモリセルアレイの要部を示す平面図であり、第３図
は、第２図の■−■切断線における断面図である。なお
、第２図において、その図面を見易くするために、各導
電層間に設けられるべき眉間絶縁膜は図示しない。
ｔＪ２図および第３図において、３はシリコン単結晶か
らなるｐ−型の半導体基板であり、ＤＲＡＭを構成する
ためのものである。４は半導体素子間となる半導体基板
３主面部に設けられたフィールド絶縁膜（ＳｔＯ，膜）
であり、それらを電気的に分離するためのものである。
らなるｐ−型の半導体基板であり、ＤＲＡＭを構成する
ためのものである。４は半導体素子間となる半導体基板
３主面部に設けられたフィールド絶縁膜（ＳｔＯ，膜）
であり、それらを電気的に分離するためのものである。
フィールド絶縁膜４は、周知の基板３表面の選択酸化技
術によって形成され、その膜厚は８０００−１００００
Ｃ人〕程度と比較的厚く設けられる。４Ａはフィールド
絶縁膜４下部の半導体基板３主面部に設けられたｐ型の
チャンネルストッパ領域でｓｂ、半導体素子間をより電
気的に分離するためのもめである。５はメモリセルの容
量素子形成領域の半導体基板３主面部およびフィールド
絶縁膜４上部に設けられた絶縁膜（例えば８ ｓ Ｏｔ
１１４ ）であり、メモリセルの容量素子を構成する
ためのものである。６は絶縁膜５上部に設けられた１層
目の多結晶シリコン層からなる導電プレートであり、Ｄ
ＲＡＭの容量素子を構成するためのものである。メモリ
セルの容量素子Ｃは、主として、メモリセル形成領域の
半導体基板３主面部、絶縁膜５および導電プレート６に
よって構成される。、７は第１導電プレートの熱酸化に
より導電プレート６を覆うように設けられた絶縁膜でお
り、該導電プレート６と後述するワード線（ＷＬ）とを
電気的に分離するためのものである。８はメモリセルの
ＭＩＳＦＥＴ形成領域の半導体基板３主面部に設けられ
た絶Ｒ膜であシ、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。メモリセルのＭＩＳＦ
ＥＴ形成領域は、その部分を露出させるように導電プレ
ート６を開口させ喪状態で設けられている。
術によって形成され、その膜厚は８０００−１００００
Ｃ人〕程度と比較的厚く設けられる。４Ａはフィールド
絶縁膜４下部の半導体基板３主面部に設けられたｐ型の
チャンネルストッパ領域でｓｂ、半導体素子間をより電
気的に分離するためのもめである。５はメモリセルの容
量素子形成領域の半導体基板３主面部およびフィールド
絶縁膜４上部に設けられた絶縁膜（例えば８ ｓ Ｏｔ
１１４ ）であり、メモリセルの容量素子を構成する
ためのものである。６は絶縁膜５上部に設けられた１層
目の多結晶シリコン層からなる導電プレートであり、Ｄ
ＲＡＭの容量素子を構成するためのものである。メモリ
セルの容量素子Ｃは、主として、メモリセル形成領域の
半導体基板３主面部、絶縁膜５および導電プレート６に
よって構成される。、７は第１導電プレートの熱酸化に
より導電プレート６を覆うように設けられた絶縁膜でお
り、該導電プレート６と後述するワード線（ＷＬ）とを
電気的に分離するためのものである。８はメモリセルの
ＭＩＳＦＥＴ形成領域の半導体基板３主面部に設けられ
た絶Ｒ膜であシ、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。メモリセルのＭＩＳＦ
ＥＴ形成領域は、その部分を露出させるように導電プレ
ート６を開口させ喪状態で設けられている。
このために、後述するワード線（ＷＬ）が形成される部
分の絶縁膜７，８およびフィールド絶縁膜４上面部は、
フィールドｆｉｌ！！縁膜４．導電プレート６等によっ
て、急峻な段差形状を有する段差部Ｓが存在する。９は
フィールド絶縁膜４および絶縁膜７，８上部を所定ピッ
チで第１の方向に延在し、かつメモリセルのＭＩＳＦＥ
Ｔ形成領域に存在する不要な段差部Ｓと垂直以外の所定
の角度（直交しない角度）で交差して設けられ念ワード
線ＷＬである。ワード線（ＷＬ）９は、多結晶シリコン
層９Ａ上部に、それよシも低抵抗の高融点金属とシリコ
ンとの化合物であるシリサイド層９Ｂを被着して構成し
である。ワードＭＷＬと段差部Ｓとが直交すると、シリ
サイドＪｉｆｔ９Ｂの被着性が悪いために、段差部Ｓに
おいて、その断面々積が縮小して抵抗値が増大してしま
う。ワード線（ＷＬ）９と段差部Ｓとの交差の角度とは
１段差部Ｓの段差面（基板表面に対してほぼ垂直な面）
と平坦部の平坦面（基板表面に平行な面）とビよって構
成される辺（段差部の端部）に対して、ワード線の交わ
る角度をいう。本実施例によれば、段差部Ｓにおけるワ
ード線（ＷＬ）の断面々積の縮小化を緩和し、その部分
が許容することのできる電流値の低下を抑制することが
でき、かつ、後述するが、所定の角度で交差しているの
で、段差部に発生した平坦部よシも高い抵抗部を回避す
る電流経路。
分の絶縁膜７，８およびフィールド絶縁膜４上面部は、
フィールドｆｉｌ！！縁膜４．導電プレート６等によっ
て、急峻な段差形状を有する段差部Ｓが存在する。９は
フィールド絶縁膜４および絶縁膜７，８上部を所定ピッ
チで第１の方向に延在し、かつメモリセルのＭＩＳＦＥ
Ｔ形成領域に存在する不要な段差部Ｓと垂直以外の所定
の角度（直交しない角度）で交差して設けられ念ワード
線ＷＬである。ワード線（ＷＬ）９は、多結晶シリコン
層９Ａ上部に、それよシも低抵抗の高融点金属とシリコ
ンとの化合物であるシリサイド層９Ｂを被着して構成し
である。ワードＭＷＬと段差部Ｓとが直交すると、シリ
サイドＪｉｆｔ９Ｂの被着性が悪いために、段差部Ｓに
おいて、その断面々積が縮小して抵抗値が増大してしま
う。ワード線（ＷＬ）９と段差部Ｓとの交差の角度とは
１段差部Ｓの段差面（基板表面に対してほぼ垂直な面）
と平坦部の平坦面（基板表面に平行な面）とビよって構
成される辺（段差部の端部）に対して、ワード線の交わ
る角度をいう。本実施例によれば、段差部Ｓにおけるワ
ード線（ＷＬ）の断面々積の縮小化を緩和し、その部分
が許容することのできる電流値の低下を抑制することが
でき、かつ、後述するが、所定の角度で交差しているの
で、段差部に発生した平坦部よシも高い抵抗部を回避す
る電流経路。
すなわち前記段差部の端部に直交しない電流経路を設け
ることができ、ワード線（ＷＬ）９の抵抗値を低減する
ことができる。さらに、ワード線（ＷＬ）９の抵抗値を
低減することができるので、ワード線（ＷＬ）９を所定
の電位に立上がらせる前記トランスファ用ＭＩ８ＦＥＴ
ＱＴの駆動能力。
ることができ、ワード線（ＷＬ）９の抵抗値を低減する
ことができる。さらに、ワード線（ＷＬ）９の抵抗値を
低減することができるので、ワード線（ＷＬ）９を所定
の電位に立上がらせる前記トランスファ用ＭＩ８ＦＥＴ
ＱＴの駆動能力。
該トランスファ用ＭＩ８ＦＥＴＱＴを°ＯＮ′。
”ＯＦＦ” させるためのＸデコーダ２の駆動能力を縮
小、すなわち、それらに要する面精を縮小することがで
き、ＤＲＡＭの集積度を向上することができる。なお、
シリサイド層９Ｂは、高融点金属層、例えばモリブデン
層、タングステン層であってもよい。１０はメモリセル
のＭＩ８ＦＥＴ形成領域におけるワード＠ （ＷＬ）９
両側部の半導体基板３主面部に設けられたｎ 型の半導
体領域であり、ソース領域またはドレイン領域として使
用し、ＭＩＳＦＢＴを構成するためのものである。
小、すなわち、それらに要する面精を縮小することがで
き、ＤＲＡＭの集積度を向上することができる。なお、
シリサイド層９Ｂは、高融点金属層、例えばモリブデン
層、タングステン層であってもよい。１０はメモリセル
のＭＩ８ＦＥＴ形成領域におけるワード＠ （ＷＬ）９
両側部の半導体基板３主面部に設けられたｎ 型の半導
体領域であり、ソース領域またはドレイン領域として使
用し、ＭＩＳＦＢＴを構成するためのものである。
メモリセルのＭＩＳＦＥＴＱＭは、ＭＩＳＦＢＴＱＭ形
成領域におけるワード線（ＷＬ）９ 、絶縁膜８および
一対の半導体領域１０によって構成される。１１はワー
ド線（ＷＬ）９を覆うように設けられた絶縁膜であり、
後述するビット線ＢＬと電気的に分離するためのもので
ある。この絶縁膜１１は、例えばグラス７０−を施した
フォス７オシリケートガラス膜を用いればよい。１２は
絶縁膜１１上部を所定ピッチで第２の方向に延在して設
けられたビット線である。ビット線（ＢＬ）１２は、所
定の半導体領域ｌＯ上部の絶縁膜１１を選択的に除去し
て設けられた接続孔１３を介して当該所定の半導体領域
と電気的に接続されている。
成領域におけるワード線（ＷＬ）９ 、絶縁膜８および
一対の半導体領域１０によって構成される。１１はワー
ド線（ＷＬ）９を覆うように設けられた絶縁膜であり、
後述するビット線ＢＬと電気的に分離するためのもので
ある。この絶縁膜１１は、例えばグラス７０−を施した
フォス７オシリケートガラス膜を用いればよい。１２は
絶縁膜１１上部を所定ピッチで第２の方向に延在して設
けられたビット線である。ビット線（ＢＬ）１２は、所
定の半導体領域ｌＯ上部の絶縁膜１１を選択的に除去し
て設けられた接続孔１３を介して当該所定の半導体領域
と電気的に接続されている。
次−に、ワード線（ＷＬ）９と段差部Ｓとが交差する場
合に、垂直以外の所定角度で交差させたことによる効果
について、具体的に説明する。
合に、垂直以外の所定角度で交差させたことによる効果
について、具体的に説明する。
＠４図（５）、＠は、本発明の一集施例の効果を説明す
るためのワード線に要素分解を施したその等価回路図で
あり、第４図囚は、ワード線（ＷＬ）９と段差部Ｓとが
垂直に交差した場合のもの、第４図＠は、ワード線（Ｗ
Ｌ）９と段差部Ｓとが垂直以外の所定角度で交差した場
合のものでおる。
るためのワード線に要素分解を施したその等価回路図で
あり、第４図囚は、ワード線（ＷＬ）９と段差部Ｓとが
垂直に交差した場合のもの、第４図＠は、ワード線（Ｗ
Ｌ）９と段差部Ｓとが垂直以外の所定角度で交差した場
合のものでおる。
第４図囚、＠において、ρ８はワード線（ＷＬ）９と段
差部Ｓとが交差することによって生じる抵抗部である。
差部Ｓとが交差することによって生じる抵抗部である。
線部は等測的な電流経路を表す。同図から明らかなよう
に、ワード線（ＷＬ）９と段差部Ｓとが垂直に交差する
場合は、ワード線（ＷＬ）９の電流経路に必ず抵抗部ρ
８が介在するが、ワード線（ＷＬ）９と段差部Ｓとが垂
直以外の所定角度で交差する場合は、ワード＋１１ｉＩ
（ＷＬ）９の電流経路に抵抗部ρ８を回避するような電
流経路が構成される。従って、ワード線（ＷＬ）９と段
差部Ｓとを垂直以外の所定角度で交差させることにより
て、ワード線（ＷＬ）９の段差部Ｓにおける抵抗値を低
減することができる。
に、ワード線（ＷＬ）９と段差部Ｓとが垂直に交差する
場合は、ワード線（ＷＬ）９の電流経路に必ず抵抗部ρ
８が介在するが、ワード線（ＷＬ）９と段差部Ｓとが垂
直以外の所定角度で交差する場合は、ワード＋１１ｉＩ
（ＷＬ）９の電流経路に抵抗部ρ８を回避するような電
流経路が構成される。従って、ワード線（ＷＬ）９と段
差部Ｓとを垂直以外の所定角度で交差させることにより
て、ワード線（ＷＬ）９の段差部Ｓにおける抵抗値を低
減することができる。
（１）所定導電層によって構成された配線と、その下部
の絶縁層上面部に存在する段差部とを、垂直以外の所定
角度で交差させること罠より、段差部に生じる抵抗部を
回避する電流経路が構成できるという作用で、段差部に
おける抵抗値を低減することができる。
の絶縁層上面部に存在する段差部とを、垂直以外の所定
角度で交差させること罠より、段差部に生じる抵抗部を
回避する電流経路が構成できるという作用で、段差部に
おける抵抗値を低減することができる。
（２）前記配線と前記段差部とを、垂直以外の所定角度
で交差させることによ勺、段差部における配線の断面々
積の縮小を緩和することができるという作用で、その部
分が許容することのできる電流値の低下を抑制すること
ができる。
で交差させることによ勺、段差部における配線の断面々
積の縮小を緩和することができるという作用で、その部
分が許容することのできる電流値の低下を抑制すること
ができる。
さらに、ＤＲＡＭにおいて、以下に述べる効果を得るこ
とができる。
とができる。
（３） ワード線と段差部とを垂直以外の所定角度で交
差させることにより、（１）と同様に、特に段差部にお
ける抵抗値を低減することができるという作用で、全体
のワード線の抵抗値を低減することができる。
差させることにより、（１）と同様に、特に段差部にお
ける抵抗値を低減することができるという作用で、全体
のワード線の抵抗値を低減することができる。
（４） （３）により、ワード線の抵抗値が低減できる
という作用で、ＤＲＡＭの情報書き込みならびに読み出
し動作速度を向上することができる。
という作用で、ＤＲＡＭの情報書き込みならびに読み出
し動作速度を向上することができる。
（５） （３）により、ワード線の抵抗値必監低減で−
るという作用で、該ワード線を立ち上がらせるへめの周
辺回路を構成する素子を縮小することができるので、Ｄ
ＲＡＭの集積度を向上することができる。
るという作用で、該ワード線を立ち上がらせるへめの周
辺回路を構成する素子を縮小することができるので、Ｄ
ＲＡＭの集積度を向上することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論でおる。例えば、前記
実施例は、Ｄ）ＬＡＭについて説明したが、スタティッ
ク型ランダムアクセスメモリ、リードオンリーメモリ等
における多層配線技術に適用してもよい。特にワード線
が多結晶シリコン又はその高融点金属化合物あるいはこ
れらの積層構造からなり、かつメモリセル内のＭＩＳＦ
ＥＴのゲートを極と一体的であるようなメモリにおいて
効果がある。
もとづき具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論でおる。例えば、前記
実施例は、Ｄ）ＬＡＭについて説明したが、スタティッ
ク型ランダムアクセスメモリ、リードオンリーメモリ等
における多層配線技術に適用してもよい。特にワード線
が多結晶シリコン又はその高融点金属化合物あるいはこ
れらの積層構造からなり、かつメモリセル内のＭＩＳＦ
ＥＴのゲートを極と一体的であるようなメモリにおいて
効果がある。
以上、本発明者によってなされた発明を、その背景とな
った利用分野である半導体集積回路装置における多層配
線技術に適用した場合について説明したが、これに限定
されるものではなく、例えば配線基板における多層配線
技術に適用してもよい。 、
った利用分野である半導体集積回路装置における多層配
線技術に適用した場合について説明したが、これに限定
されるものではなく、例えば配線基板における多層配線
技術に適用してもよい。 、
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
の要部を示す等価回路図、 第２図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルアレイの要部を示す平面図、第３図は、第
２図の■−■切断線における断面図、 第４図（イ）、＠は、本発明の一実施例の効果を説明す
るためのワード線に要素分解を施したその等価回路図で
ある。 図中、１・・・ワードクロック、２・・・Ｘデコーダ、
３・・・半導体基板、４・・・フィールド絶縁膜、４Ａ
・・・チャンネルストッパ領域、５，７，８．１１・・
・絶縁膜、６・・・導電プレート、９・・・ワード線（
ＷＬ）１０・・・半導体領域、１２・・・ビット線（Ｂ
Ｌ）、１３・・・接続孔、Ｍ・・・メモリセル、Ｑ・・
・ＭＩＳＦＥＴ、Ｃ・・・容量素子、Ｓ用膜差部、ρ８
・・・抵抗部である。 第 ２ 図 第 ４ 図（Ａ） 第 ４ 図（Ｅｌ） 千か−
の要部を示す等価回路図、 第２図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルアレイの要部を示す平面図、第３図は、第
２図の■−■切断線における断面図、 第４図（イ）、＠は、本発明の一実施例の効果を説明す
るためのワード線に要素分解を施したその等価回路図で
ある。 図中、１・・・ワードクロック、２・・・Ｘデコーダ、
３・・・半導体基板、４・・・フィールド絶縁膜、４Ａ
・・・チャンネルストッパ領域、５，７，８．１１・・
・絶縁膜、６・・・導電プレート、９・・・ワード線（
ＷＬ）１０・・・半導体領域、１２・・・ビット線（Ｂ
Ｌ）、１３・・・接続孔、Ｍ・・・メモリセル、Ｑ・・
・ＭＩＳＦＥＴ、Ｃ・・・容量素子、Ｓ用膜差部、ρ８
・・・抵抗部である。 第 ２ 図 第 ４ 図（Ａ） 第 ４ 図（Ｅｌ） 千か−
Claims (1)
- 【特許請求の範囲】 １、導電層と絶縁層とが交互に重υ合い複数層をなす多
層配線部材において、所定の前記導電層によって構成さ
れた配線と、その下部の絶縁層上面部に存在する段差部
とが１段差部の段差面と絶縁層の平坦面とによって構成
される辺に対して垂直以外の所定角度を有するように交
差してなることを特徴とする多層配線部材。 ２、前記配線は、ホールプツトピットライン方式を採用
するダイナミックランダムアクセスメモリを構成するワ
ード線であり、前記段差部は、メモリセルのスイッチン
グ素子形成領域において形成される段差部であることを
特徴とする特許請求の範囲第１項記載の多層配線部材。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (ja) | 1983-11-18 | 1983-11-18 | 多層配線部材 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (ja) | 1983-11-18 | 1983-11-18 | 多層配線部材 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109249A true JPS60109249A (ja) | 1985-06-14 |
| JPH0572754B2 JPH0572754B2 (ja) | 1993-10-12 |
Family
ID=16686559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216313A Granted JPS60109249A (ja) | 1983-11-18 | 1983-11-18 | 多層配線部材 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
-
1983
- 1983-11-18 JP JP58216313A patent/JPS60109249A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572754B2 (ja) | 1993-10-12 |
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