JPH0572754B2 - - Google Patents
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- JPH0572754B2 JPH0572754B2 JP58216313A JP21631383A JPH0572754B2 JP H0572754 B2 JPH0572754 B2 JP H0572754B2 JP 58216313 A JP58216313 A JP 58216313A JP 21631383 A JP21631383 A JP 21631383A JP H0572754 B2 JPH0572754 B2 JP H0572754B2
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- JP
- Japan
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- region
- word line
- layer
- conductive layer
- stepped portion
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、導電層と絶縁層とが交互に重り合い
複数層をなす多層配線技術に適用して有効な技術
に関するものであり、特にダイナミツク型ランダ
ムアクセスメモリ（以下、DRAMという）の多
層配線技術に適用して有効な技術に関するもので
ある。
複数層をなす多層配線技術に適用して有効な技術
に関するものであり、特にダイナミツク型ランダ
ムアクセスメモリ（以下、DRAMという）の多
層配線技術に適用して有効な技術に関するもので
ある。
フオールデツトビツトライン方式を採用する
DRAMは、その情報書き込みならびに読み出し
動作速度を向上するために、ワード線の抵抗値を
低減することが重要な技術的課題の１つとなつて
いる。ワード線は、通常、メモリセルのスイツチ
ング素子となる絶縁ゲート型電界効果トランジス
タ（以下、MISFETという）のゲート電極と同
一製造工程でかつ一体的に形成されている。従つ
て、この後に行われるMISFETのソース領域、
ドレイン領域形成のための熱処理工程等、種々の
高温熱処理工程に対処し得ることが要求される。
そこで、ワード線として多結晶シリコンが使用さ
れている。
DRAMは、その情報書き込みならびに読み出し
動作速度を向上するために、ワード線の抵抗値を
低減することが重要な技術的課題の１つとなつて
いる。ワード線は、通常、メモリセルのスイツチ
ング素子となる絶縁ゲート型電界効果トランジス
タ（以下、MISFETという）のゲート電極と同
一製造工程でかつ一体的に形成されている。従つ
て、この後に行われるMISFETのソース領域、
ドレイン領域形成のための熱処理工程等、種々の
高温熱処理工程に対処し得ることが要求される。
そこで、ワード線として多結晶シリコンが使用さ
れている。
しかしながら、多結晶シリコンは配線材料とし
て使用されるアルミニウムに比べその抵抗値が高
いために、結果的にワード線の遅延時間が増加す
る。
て使用されるアルミニウムに比べその抵抗値が高
いために、結果的にワード線の遅延時間が増加す
る。
そこで、多結晶シリコン層上部に、それよりも
低い抵抗値を有する高融点金属とシリコンとの化
合物によるシリサイド層を披着してなる導体層を
ワード線として使用することが提案されている
（特開昭57−194567号公報） かかる技術における電気的特性試験ならびにそ
の検討の結果、本発明者は、ワード線の抵抗値を
低減するために多結晶シリコン層にシリサイド層
を設けたにもかかわらず、ワード線の抵抗値を十
分に低減することができないという問題点を見い
出した。
低い抵抗値を有する高融点金属とシリコンとの化
合物によるシリサイド層を披着してなる導体層を
ワード線として使用することが提案されている
（特開昭57−194567号公報） かかる技術における電気的特性試験ならびにそ
の検討の結果、本発明者は、ワード線の抵抗値を
低減するために多結晶シリコン層にシリサイド層
を設けたにもかかわらず、ワード線の抵抗値を十
分に低減することができないという問題点を見い
出した。
本発明者は、この問題点が以下に述べる原因に
よつて生じるであろうと考察している。メモリセ
ルのMISFET形成領域において、半導体素子間
を分離するためのフイールド絶縁膜、メモリセル
の容量素子を構成するための第１層目の導電層に
よる導電プレート等によつて、急峻な段差部が形
成される。この急峻な段差部において、シリサイ
ド層の披着性が極めて悪いために、その部分にお
けるシリサイド層の断面々積が減少して抵抗値が
増大するからである。
よつて生じるであろうと考察している。メモリセ
ルのMISFET形成領域において、半導体素子間
を分離するためのフイールド絶縁膜、メモリセル
の容量素子を構成するための第１層目の導電層に
よる導電プレート等によつて、急峻な段差部が形
成される。この急峻な段差部において、シリサイ
ド層の披着性が極めて悪いために、その部分にお
けるシリサイド層の断面々積が減少して抵抗値が
増大するからである。
本発明の目的は、第１導電層の上部にこの第１
導電層に比べて抵抗値が小さいが段差部での披着
性が劣る第２導電層に積層する積層配線を有する
多層配線部材において、前記積層配線の段差部を
横切る領域での第２導電層の断面積の減少を抑え
るとともに、第１導電層の段差部を横切る領域の
断面積を増加することが可能な技術を提供するこ
とにある。
導電層に比べて抵抗値が小さいが段差部での披着
性が劣る第２導電層に積層する積層配線を有する
多層配線部材において、前記積層配線の段差部を
横切る領域での第２導電層の断面積の減少を抑え
るとともに、第１導電層の段差部を横切る領域の
断面積を増加することが可能な技術を提供するこ
とにある。
本発明の多の目的は、前記積層配線の抵抗値を
低減するための第２導電層の段差部を横切る領域
での抵抗値の増加を抑え、第１導電層の段差部を
横切る領域での抵抗値を低減し、積層配線の段差
部を横切る領域での抵抗値を低減することが可能
な技術を提供することにある。
低減するための第２導電層の段差部を横切る領域
での抵抗値の増加を抑え、第１導電層の段差部を
横切る領域での抵抗値を低減し、積層配線の段差
部を横切る領域での抵抗値を低減することが可能
な技術を提供することにある。
本発明の他の目的は、DRAMのワード線の抵
抗値を低減することが可能な技術を提供すること
にある。
抗値を低減することが可能な技術を提供すること
にある。
本発明の他の目的は、DRAMの情報書き込み
ならびに読み出し動作速度の高速化が可能な技術
を提供することにある。
ならびに読み出し動作速度の高速化が可能な技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面によつて、
明らかになるであろう。
徴は、本明細書の記述および添付図面によつて、
明らかになるであろう。
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば下記のとおりであ
る。
ものの概要を簡単に説明すれば下記のとおりであ
る。
すなわち、DRAMにおいて、多結晶シリコン
層及びその上層に積層された高融点金属層又は高
融点金属シリサイド層で形成される積層構造のワ
ード線が、メモリセルMISFETの形成領域の段
差部を垂直以外の所定角度で横切る。この構成に
より、前記積層構造のワード線の高融点金属層又
は高融点金属シリサイド層の段差部の領域での断
面積の減少を斜め交差で抑えるとともに、ワード
線の多結晶シリコン層の断面積を斜め交差で増加
できる。
層及びその上層に積層された高融点金属層又は高
融点金属シリサイド層で形成される積層構造のワ
ード線が、メモリセルMISFETの形成領域の段
差部を垂直以外の所定角度で横切る。この構成に
より、前記積層構造のワード線の高融点金属層又
は高融点金属シリサイド層の段差部の領域での断
面積の減少を斜め交差で抑えるとともに、ワード
線の多結晶シリコン層の断面積を斜め交差で増加
できる。
この結果、積層構造のワード線の段差部を横切
る領域での抵抗値を低減できるので、DRAMの
情報書き込みならびに読み出し動作速度を向上す
ることができる。
る領域での抵抗値を低減できるので、DRAMの
情報書き込みならびに読み出し動作速度を向上す
ることができる。
以下、本発明の構成について、一実施例ととも
に詳細に説明する。
に詳細に説明する。
本実施例は、多層配線構造を備えたフオールデ
ツトビツトライン方式を採用するDRAMについ
て、その説明をする。
ツトビツトライン方式を採用するDRAMについ
て、その説明をする。
第１図は、本発明の一実施例を説明するための
DRAMを要部を示す等価回路図である。
DRAMを要部を示す等価回路図である。
なお、全図において、同一機能を有するのもの
は同一符号を付け、そのくり返しの説明は省略す
る。
は同一符号を付け、そのくり返しの説明は省略す
る。
第１図において、WLは所定ピツチで第１の方
向に遠在して設けられた複数本のワード線であ
り、後述するDRAMのメモリセルのスイツチン
グ素子となるMISFETのゲート電極と接続され、
MISFETを“ON”、“OFF”するためのものであ
る。BLは所定ピツチでワード線WLと交差し第
２の方向に延在して設けられた複数本のピツト線
であり、後述するメモリセルの情報を伝達するた
めのものである。Ｍはワード線WLとピツト線
BLとの所定交差部に設けられたメモリセルであ
り、DRAMの情報を構成するためのものである。
メモリセルＭは、スイツチング素子となる
MISFETQMと情報となる電荷を蓄積する。容量
素子Ｃとの直列接続によつて構成されており、マ
トリツクス上に複数配置されてメモリセルアレイ
を構成している。１はワードクロツク回路、φX
は選択タイミング信号線であり、ワードクロツク
回路１からの所定のワード線WLを選択する選択
タイミング信号を伝達するためのものである。
QTは所定のワード線WLと選択タイミング信号線
φXとの間に設けられたトランスフア用MISFET
である。２はＸデコーダであり、所定のトランス
フア用MISFETQTを“ON”、“OFF”するため
のものである。
向に遠在して設けられた複数本のワード線であ
り、後述するDRAMのメモリセルのスイツチン
グ素子となるMISFETのゲート電極と接続され、
MISFETを“ON”、“OFF”するためのものであ
る。BLは所定ピツチでワード線WLと交差し第
２の方向に延在して設けられた複数本のピツト線
であり、後述するメモリセルの情報を伝達するた
めのものである。Ｍはワード線WLとピツト線
BLとの所定交差部に設けられたメモリセルであ
り、DRAMの情報を構成するためのものである。
メモリセルＭは、スイツチング素子となる
MISFETQMと情報となる電荷を蓄積する。容量
素子Ｃとの直列接続によつて構成されており、マ
トリツクス上に複数配置されてメモリセルアレイ
を構成している。１はワードクロツク回路、φX
は選択タイミング信号線であり、ワードクロツク
回路１からの所定のワード線WLを選択する選択
タイミング信号を伝達するためのものである。
QTは所定のワード線WLと選択タイミング信号線
φXとの間に設けられたトランスフア用MISFET
である。２はＸデコーダであり、所定のトランス
フア用MISFETQTを“ON”、“OFF”するため
のものである。
次に、本実施例の具体的な構造について、その
説明をする。
説明をする。
第２図は、本発明の一実施例を説明するための
DRAMのメモリセルアレイの要部を示す平面図
であり、第３図は、第２図の−切断線におけ
る断面図である。なお第２図において、その図面
を見易くするために、各導電層間に設けられるべ
き層間絶縁膜は図示しない。
DRAMのメモリセルアレイの要部を示す平面図
であり、第３図は、第２図の−切断線におけ
る断面図である。なお第２図において、その図面
を見易くするために、各導電層間に設けられるべ
き層間絶縁膜は図示しない。
第２図および第３図において、３はシリコン単
結晶からなるP-型の半導体基板であり、DRAM
を構成するためのものである。４は半導体素子間
となる半導体基板３主面部に設けられたフイール
ド絶縁膜（SiO2膜）であり、それらを電気的に
分離するためのものである。フイールド絶縁膜４
は、周知の基板３表面の選択酸化技術によつて形
成され、その膜厚は8000〜10000〔Å〕程度と比較
的厚く設けられる。４Ａはフイールド絶縁膜４下
部の半導体基板３主面部に設けられたｐ型のチヤ
ンネルストツパ領域であり、半導体素子間をより
電気的に分離するためのものである。５はメモリ
セルの容量素子形成領域の半導体基板３主面部お
よびフイールド絶縁膜４上部に設けられた絶縁膜
（例えばSiO2膜）であり、メモリセルの容量素子
を構成するためのものである。６は絶縁膜５上部
に設けられた１層目の多結晶シリコン層からなる
導電プレートであり、DRAMの容量素子を構成
するためのものである。メモリセルの容量素子Ｃ
は、主として、メモリセル形成領域の半導体基板
３主面部、絶縁膜５および導電プレート６によつ
て構成される。７は第１導電プレートの熱酸化に
より導電プレート６を覆うように設けられた絶縁
膜であり、該導電プレート６と後述するワード線
（WL）とを電気的に分離するためのものである。
８はメモリセルのMISFET形成領域の半導体基
板３主面部に設けられた絶縁膜であり、主とし
て、MISFETのゲート絶縁膜を構成するための
ものである。メモリセルのMISFET形成領域は
その部分を露出させるように導電プレート６を開
口させた状態で設けられている。このために、後
述するワード（WL）が形成される部分の絶縁膜
７，８およびフイールド絶縁膜４上面部は、フイ
ールド絶縁膜４、導電プレート６等によつて、急
峻な段差形状を有する段差部Ｓが存在する。９は
フイールド絶縁膜４および絶縁膜７，８上部を所
定ピツチで第１の方向に延在し、かつメモリセル
のMISFET形成領域に存在する不要な段差部Ｓ
と垂直以外の所定の角度（直交しない角度）で交
差し設けられたワード線WLである。ワード線
（WL）９は、多結晶シリコン層９Ａ上部にそれ
よりも低抵抗の高融点金属とシリコンとの化合物
であるシリサイド層９Ｂを披着して構成してあ
る。ワード線WLと段差部Ｓとが直交すると、シ
リサイド層９Ｂの披着性が悪いために、段差部Ｓ
において、その断面々積が縮小して抵抗値が増大
してしまう。ワード線（WL）９と段差部Ｓとの
交差の角度とは、段差部Ｓの段差面（基板表面に
対してはほぼ垂直な面）と平坦部の平坦面（基板
表面に平行な面）とによつて構成される辺（段差
部の端部）に対して、ワード線の交わる角度をい
う。本実施例によれば、ワード線（WL）９は抵
抗値を小さくするためにシリサイド層９Ｂを設
け、このシリサイド層９Ｂは段差部Ｓを斜めに横
切ることで断面々積を段差部Ｓの延在する方向に
おいて増加し、断面々積の極端な減少を抑え、さ
らに、ワード線（WL）９の多結晶シリコン層９
Ａは段差部Ｓを斜めに横切ることで断面々積を段
差部Ｓの延在する方向において増加できる。いず
れも、ワード線（WL）９の段差部Ｓを横切る領
域での抵抗値を低減し、このワード線（WL）９
は段差部Ｓで許容できる電流値を高めることがで
きる。また、ワード線（WL）９は、後述する
が、所定の角度で交差しているので、段差部に発
生した平坦部よりも高い抵抗部を回避する電流経
路、すなわち前記段差部の端部に直交しない電流
経路を設けることができ、ワード線（WL）９の
抵抗値を低減することができる。さらに、ワード
線線（WL）９の抵抗値を低減することができる
ので、ワード線（WL）９を所定の電位に立上が
らせる前記トランスフア用MISFETQTの駆動能
力、該トランスフア用MISFETQTを“ON”、
“OFF”させるためのＸデコーダ２の駆動能力を
縮小、すなわち、それらに要する面積を縮小する
ことができ、DRAMの集積度を向上することが
できる。なお、シリサイド層９Ｂは、高融点金属
層、例えばモリブデン層、タングステン層であつ
てもよい。１０はメモリセルのMISFET形成領
域におけるワード線（WL）９両側部の半導体基
板３主面部に設けられたn+型の半導体領域であ
り、ソース領域またはドレイン領域として使用
し、MISFETを構成するためのものである。メ
モリセルのMISFETQTは、MISFETQM形成領域
におけるワード線（WL）９、絶縁膜８および一
対の半導体領域１０によつて構成される。１１は
ワード（WL）９を覆うように設けられた絶縁膜
であり、後述するビツト線BLと電気的に分離す
るためのものである。この絶縁膜１１は、例えば
グラスフローを施したフオスフオシリケートガラ
ス膜を用いればよい。１２は絶縁膜１１上部を所
定ピツチで第２の方向に延在して設けられたピツ
チ線である。ピツト線（BL）１２は、所定の半
導体領域１０上部の絶縁膜１１を選択的に除去し
て設けられた接続孔１３を介して当該所定の半導
体領域と電気的に接続されている。
結晶からなるP-型の半導体基板であり、DRAM
を構成するためのものである。４は半導体素子間
となる半導体基板３主面部に設けられたフイール
ド絶縁膜（SiO2膜）であり、それらを電気的に
分離するためのものである。フイールド絶縁膜４
は、周知の基板３表面の選択酸化技術によつて形
成され、その膜厚は8000〜10000〔Å〕程度と比較
的厚く設けられる。４Ａはフイールド絶縁膜４下
部の半導体基板３主面部に設けられたｐ型のチヤ
ンネルストツパ領域であり、半導体素子間をより
電気的に分離するためのものである。５はメモリ
セルの容量素子形成領域の半導体基板３主面部お
よびフイールド絶縁膜４上部に設けられた絶縁膜
（例えばSiO2膜）であり、メモリセルの容量素子
を構成するためのものである。６は絶縁膜５上部
に設けられた１層目の多結晶シリコン層からなる
導電プレートであり、DRAMの容量素子を構成
するためのものである。メモリセルの容量素子Ｃ
は、主として、メモリセル形成領域の半導体基板
３主面部、絶縁膜５および導電プレート６によつ
て構成される。７は第１導電プレートの熱酸化に
より導電プレート６を覆うように設けられた絶縁
膜であり、該導電プレート６と後述するワード線
（WL）とを電気的に分離するためのものである。
８はメモリセルのMISFET形成領域の半導体基
板３主面部に設けられた絶縁膜であり、主とし
て、MISFETのゲート絶縁膜を構成するための
ものである。メモリセルのMISFET形成領域は
その部分を露出させるように導電プレート６を開
口させた状態で設けられている。このために、後
述するワード（WL）が形成される部分の絶縁膜
７，８およびフイールド絶縁膜４上面部は、フイ
ールド絶縁膜４、導電プレート６等によつて、急
峻な段差形状を有する段差部Ｓが存在する。９は
フイールド絶縁膜４および絶縁膜７，８上部を所
定ピツチで第１の方向に延在し、かつメモリセル
のMISFET形成領域に存在する不要な段差部Ｓ
と垂直以外の所定の角度（直交しない角度）で交
差し設けられたワード線WLである。ワード線
（WL）９は、多結晶シリコン層９Ａ上部にそれ
よりも低抵抗の高融点金属とシリコンとの化合物
であるシリサイド層９Ｂを披着して構成してあ
る。ワード線WLと段差部Ｓとが直交すると、シ
リサイド層９Ｂの披着性が悪いために、段差部Ｓ
において、その断面々積が縮小して抵抗値が増大
してしまう。ワード線（WL）９と段差部Ｓとの
交差の角度とは、段差部Ｓの段差面（基板表面に
対してはほぼ垂直な面）と平坦部の平坦面（基板
表面に平行な面）とによつて構成される辺（段差
部の端部）に対して、ワード線の交わる角度をい
う。本実施例によれば、ワード線（WL）９は抵
抗値を小さくするためにシリサイド層９Ｂを設
け、このシリサイド層９Ｂは段差部Ｓを斜めに横
切ることで断面々積を段差部Ｓの延在する方向に
おいて増加し、断面々積の極端な減少を抑え、さ
らに、ワード線（WL）９の多結晶シリコン層９
Ａは段差部Ｓを斜めに横切ることで断面々積を段
差部Ｓの延在する方向において増加できる。いず
れも、ワード線（WL）９の段差部Ｓを横切る領
域での抵抗値を低減し、このワード線（WL）９
は段差部Ｓで許容できる電流値を高めることがで
きる。また、ワード線（WL）９は、後述する
が、所定の角度で交差しているので、段差部に発
生した平坦部よりも高い抵抗部を回避する電流経
路、すなわち前記段差部の端部に直交しない電流
経路を設けることができ、ワード線（WL）９の
抵抗値を低減することができる。さらに、ワード
線線（WL）９の抵抗値を低減することができる
ので、ワード線（WL）９を所定の電位に立上が
らせる前記トランスフア用MISFETQTの駆動能
力、該トランスフア用MISFETQTを“ON”、
“OFF”させるためのＸデコーダ２の駆動能力を
縮小、すなわち、それらに要する面積を縮小する
ことができ、DRAMの集積度を向上することが
できる。なお、シリサイド層９Ｂは、高融点金属
層、例えばモリブデン層、タングステン層であつ
てもよい。１０はメモリセルのMISFET形成領
域におけるワード線（WL）９両側部の半導体基
板３主面部に設けられたn+型の半導体領域であ
り、ソース領域またはドレイン領域として使用
し、MISFETを構成するためのものである。メ
モリセルのMISFETQTは、MISFETQM形成領域
におけるワード線（WL）９、絶縁膜８および一
対の半導体領域１０によつて構成される。１１は
ワード（WL）９を覆うように設けられた絶縁膜
であり、後述するビツト線BLと電気的に分離す
るためのものである。この絶縁膜１１は、例えば
グラスフローを施したフオスフオシリケートガラ
ス膜を用いればよい。１２は絶縁膜１１上部を所
定ピツチで第２の方向に延在して設けられたピツ
チ線である。ピツト線（BL）１２は、所定の半
導体領域１０上部の絶縁膜１１を選択的に除去し
て設けられた接続孔１３を介して当該所定の半導
体領域と電気的に接続されている。
次に、ワード線（WL）９と段差部Ｓとが交差
する場合に、垂直以外の所定角度で交差させたこ
とによる効果について、具体的に説明する。
する場合に、垂直以外の所定角度で交差させたこ
とによる効果について、具体的に説明する。
第４図Ａ，Ｂは、本発明の一実施例の効果を説
明するためのワード線に要素分解を施したその等
価回路図であり、第４図Ａは、ワード線（WL）
９と段差部Ｓとが垂直に交差した場合のもの、第
４図Ｂは、ワード線（WL）９と段差部Ｓとが垂
直以外の所定角度で交差した場合のものである。
明するためのワード線に要素分解を施したその等
価回路図であり、第４図Ａは、ワード線（WL）
９と段差部Ｓとが垂直に交差した場合のもの、第
４図Ｂは、ワード線（WL）９と段差部Ｓとが垂
直以外の所定角度で交差した場合のものである。
第４図Ａ，Ｂにおいて、ρSはワード線（WL）
９と段差部Ｓとが交差することによつて生じる抵
抗部である。線部は等価的的な電流経路を表す。
同図から明らかなように、ワード線（WL）９と
段差部Ｓとが垂直に交差する場合は、ワード線
（WL）９の電流経路に必ず抵抗部ρSが介在する
が、ワード線（WL）９と段差部Ｓとが垂直以外
の所定角度で交差する場合は、ワード線（WL）
９の電流経路に抵抗部ρSを回避するような電流経
路が構成される。従つて、ワード線（WL）９と
段差部Ｓとを垂直以外の所定角度で交差させるこ
とによつて、ワード（WL）９特に前述のように
シリサイド層９Ｂの段差部Ｓにおける抵抗値を低
減することができる。
９と段差部Ｓとが交差することによつて生じる抵
抗部である。線部は等価的的な電流経路を表す。
同図から明らかなように、ワード線（WL）９と
段差部Ｓとが垂直に交差する場合は、ワード線
（WL）９の電流経路に必ず抵抗部ρSが介在する
が、ワード線（WL）９と段差部Ｓとが垂直以外
の所定角度で交差する場合は、ワード線（WL）
９の電流経路に抵抗部ρSを回避するような電流経
路が構成される。従つて、ワード線（WL）９と
段差部Ｓとを垂直以外の所定角度で交差させるこ
とによつて、ワード（WL）９特に前述のように
シリサイド層９Ｂの段差部Ｓにおける抵抗値を低
減することができる。
(1) 第１導電層及びそれに比べて抵抗値が小さい
が段差部の領域での膜厚が減少される第２導電
層によつて構成された積層配線と、その下部の
絶縁層上面部に存在する段差部とを、垂直以外
の所定角度で交差させることにより、段差部に
生じる抵抗部を回避する電流経路が構成できる
という作用で、段差部における抵抗値を低減す
ることができる。
が段差部の領域での膜厚が減少される第２導電
層によつて構成された積層配線と、その下部の
絶縁層上面部に存在する段差部とを、垂直以外
の所定角度で交差させることにより、段差部に
生じる抵抗部を回避する電流経路が構成できる
という作用で、段差部における抵抗値を低減す
ることができる。
(2) 前記積層配線と前記段差部とを垂直以外の所
定角度で交差させることにより、前記積層配線
の特に第２導電層の段差部を横切る領域での断
面積を増加し、これに加えて、積層配線の第１
導電層の段差部を横切る領域の断面積を増加す
るという作用で、この積層配線の段差部を横切
る領域での許容できる電流量を増加できる。
定角度で交差させることにより、前記積層配線
の特に第２導電層の段差部を横切る領域での断
面積を増加し、これに加えて、積層配線の第１
導電層の段差部を横切る領域の断面積を増加す
るという作用で、この積層配線の段差部を横切
る領域での許容できる電流量を増加できる。
さらに、DRAMにおいて、以下に述べる効果
を得ることができる。
を得ることができる。
(3) ワード線と段差部とを垂直以外の所定角度で
交差させることにより、(1)と同様に、特に段差
部における抵抗値を低減することができるとい
う作用で、全体のワード線の抵抗値を低減する
ことができる。
交差させることにより、(1)と同様に、特に段差
部における抵抗値を低減することができるとい
う作用で、全体のワード線の抵抗値を低減する
ことができる。
(4) (3)により、ワード線の抵抗値が低減できると
いう作用で、DRAMの情報書き込みならびに
読み出し動作速度を向上することができる。
いう作用で、DRAMの情報書き込みならびに
読み出し動作速度を向上することができる。
(5) (3)により、ワード線の抵抗値が低減できると
いう作用で、該ワード線を立ち上がらせるため
の周辺回路を構成する素子を縮小することがで
きるので、DRAMの集積度を向上することが
できる。
いう作用で、該ワード線を立ち上がらせるため
の周辺回路を構成する素子を縮小することがで
きるので、DRAMの集積度を向上することが
できる。
以上、本発明者によつてなされた発明を、前記
実施例にもとづき具体的に説明したが、本発明は
前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において、種々変更し得ること
は勿論である。例えば、前記実施例は、DRAM
について説明したが、スタテイツク型ランダムア
クセスメモリ、リードオンリーメモリ等における
多層配線技術に適用してもよい。特にワード線が
多結晶シリコン層の上部に高融点金属層又は高融
点金属シリサイド層を積層した積層構造からな
り、かつメモリセル内のMISFETのゲート電極
と一体的であるようなメモリにおいて効果があ
る。
実施例にもとづき具体的に説明したが、本発明は
前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において、種々変更し得ること
は勿論である。例えば、前記実施例は、DRAM
について説明したが、スタテイツク型ランダムア
クセスメモリ、リードオンリーメモリ等における
多層配線技術に適用してもよい。特にワード線が
多結晶シリコン層の上部に高融点金属層又は高融
点金属シリサイド層を積層した積層構造からな
り、かつメモリセル内のMISFETのゲート電極
と一体的であるようなメモリにおいて効果があ
る。
以上、本発明者によつてなされた発明を、その
背景となつた利用分野である半導体集積回路装置
における多層配線技術に適用した場合について説
明したが、これに限定されるものではなく、例え
ば配線基板における多層配線技術に適用してもよ
い。
背景となつた利用分野である半導体集積回路装置
における多層配線技術に適用した場合について説
明したが、これに限定されるものではなく、例え
ば配線基板における多層配線技術に適用してもよ
い。
第１図は、本発明の一実施例を説明するための
DRAMの要部を示す等価回路図、第２図は、本
発明の一実施例を説明するためのDRAMのメモ
リセルアレイの要部を示す平面図、第３図は、第
２図の−切断線における断面図、第４図Ａ，
Ｂは、本発明の一実施例の効果を説明するための
ワード線に要素分解を施したその等価回路図であ
る。 図中、１……ワードクロツク、２……Ｘデコー
ダ、３……半導体基板、４……フイールド絶縁
膜、４Ａ……チヤンネルストツパ領域、５，７，
８，１１……絶縁膜、６……導電プレート、９…
…ワード線（WL）、１０……半導体領域、１２
……ビツト線（BL）、１３……接続孔、Ｍ……メ
モリセル、Ｑ……MISFET、Ｃ……容量素子、
Ｓ……段差部、ρS……抵抗部である。
DRAMの要部を示す等価回路図、第２図は、本
発明の一実施例を説明するためのDRAMのメモ
リセルアレイの要部を示す平面図、第３図は、第
２図の−切断線における断面図、第４図Ａ，
Ｂは、本発明の一実施例の効果を説明するための
ワード線に要素分解を施したその等価回路図であ
る。 図中、１……ワードクロツク、２……Ｘデコー
ダ、３……半導体基板、４……フイールド絶縁
膜、４Ａ……チヤンネルストツパ領域、５，７，
８，１１……絶縁膜、６……導電プレート、９…
…ワード線（WL）、１０……半導体領域、１２
……ビツト線（BL）、１３……接続孔、Ｍ……メ
モリセル、Ｑ……MISFET、Ｃ……容量素子、
Ｓ……段差部、ρS……抵抗部である。
Claims (1)
- 【特許請求の範囲】 １ 第１領域の絶縁層の上部、前記第１領域に隣
接する第２領域の前記第１領域の絶縁層の表面の
高さと異なる表面の高さを有する絶縁層の上部の
夫々にわたつて、第１導電層、及びこの第１導電
層の上部に積層された、第１導電層に比べて抵抗
値が小さくかつ前記第１領域と第２領域との間の
段差部での膜厚が減少される第２導電層で構成さ
れる積層配線が延在する多層配線部材において、
前記積層配線が第１領域と第２領域との間の段差
部を垂直以外の所定角度で横切ることを特徴とす
る多層配線部材。 ２ 前記特許請求の範囲第１項に記載の多層配線
部材において、前記積層配線は、ダイナミツクラ
ンダムアクセスメモリのメモリセルに接続される
ワード線であることを特徴とする。 ３ 前記特許請求の範囲第１項又は第２項に記載
の多層配線部材において、前記積層配線の第１導
電層は多結晶シリコン層であり、第２電導層は高
融点金属層又は高融点金属と多結晶シリコンとの
化合物である高融点金属シリサイド層であること
を特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (ja) | 1983-11-18 | 1983-11-18 | 多層配線部材 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (ja) | 1983-11-18 | 1983-11-18 | 多層配線部材 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109249A JPS60109249A (ja) | 1985-06-14 |
| JPH0572754B2 true JPH0572754B2 (ja) | 1993-10-12 |
Family
ID=16686559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216313A Granted JPS60109249A (ja) | 1983-11-18 | 1983-11-18 | 多層配線部材 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109249A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596516B2 (ja) * | 1977-06-02 | 1984-02-13 | 日本電気株式会社 | 半導体記憶装置 |
| US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
-
1983
- 1983-11-18 JP JP58216313A patent/JPS60109249A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109249A (ja) | 1985-06-14 |
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