JPS60109919A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPS60109919A JPS60109919A JP58217988A JP21798883A JPS60109919A JP S60109919 A JPS60109919 A JP S60109919A JP 58217988 A JP58217988 A JP 58217988A JP 21798883 A JP21798883 A JP 21798883A JP S60109919 A JPS60109919 A JP S60109919A
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- semiconductor device
- switching element
- composite semiconductor
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- 239000002131 composite material Substances 0.000 title claims abstract description 29
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08148—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in composite switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイポーラ型スイッチング素子、例えばゲート
・ターン・オフサイリスタ（以下、 ＧＴＯと略記する
）とユニポーラ型スイッチング素子、例えば絶縁ゲート
型電界効果トランジスタ（以下、ＭＯＳ ＦＥＴと略記
する）とを直列に接続して構成される複合半導体装置の
過電流保護を目的とした保護回路を有する複合半導体装
置に関するものである。
・ターン・オフサイリスタ（以下、 ＧＴＯと略記する
）とユニポーラ型スイッチング素子、例えば絶縁ゲート
型電界効果トランジスタ（以下、ＭＯＳ ＦＥＴと略記
する）とを直列に接続して構成される複合半導体装置の
過電流保護を目的とした保護回路を有する複合半導体装
置に関するものである。
近年、バイポーラ型スイッチング素子とユニ吏−ラ型ス
イッチング素子、特にＭＯＳ ＦＥＴとを組み合せた所
謂ＢＩＭＯ８複合半導体装置の研究が進んでいる。この
複合半導体装置は高耐圧、大電流一 密度、高速、しかも制御電力が非常に小さく済乞等の特
長を有し、特に第１図に示すようにノくイボーラ型スイ
ッチング素子がＧＴＯＩでこのＧＴＯ１にＭＯＳ ＦＥ
Ｔ ２がカスコード接続されたものの場合にはカソード
エミソタが開放されてターンオフするだめ、通常のサイ
リスタの逆方向のようにターンオフし、高速かつ動耐圧
が高く、またＧＴＯ単独の場合と異なり、ターンオフ時
の電流分布が広がるので、破壊耐量が大きくなりその結
果、スナノく回路を不要とする等優れた特長を備えてい
る。
イッチング素子、特にＭＯＳ ＦＥＴとを組み合せた所
謂ＢＩＭＯ８複合半導体装置の研究が進んでいる。この
複合半導体装置は高耐圧、大電流一 密度、高速、しかも制御電力が非常に小さく済乞等の特
長を有し、特に第１図に示すようにノくイボーラ型スイ
ッチング素子がＧＴＯＩでこのＧＴＯ１にＭＯＳ ＦＥ
Ｔ ２がカスコード接続されたものの場合にはカソード
エミソタが開放されてターンオフするだめ、通常のサイ
リスタの逆方向のようにターンオフし、高速かつ動耐圧
が高く、またＧＴＯ単独の場合と異なり、ターンオフ時
の電流分布が広がるので、破壊耐量が大きくなりその結
果、スナノく回路を不要とする等優れた特長を備えてい
る。
ところで、従来、回路中の主スイツチング素子を過電流
から保護するには、かかる回路中に例えば過電流を検出
するための抵抗器を挿入し、この抵抗器の両端に発生す
る電圧を検出し、フォトカプラ等の手段によって電気的
に絶縁された信号を主スイツチング素子の制御回路にフ
ィードバックさせ、この制御回路からのオン信号を停止
し、主スイツチング素子を過電流から保護していた。
から保護するには、かかる回路中に例えば過電流を検出
するための抵抗器を挿入し、この抵抗器の両端に発生す
る電圧を検出し、フォトカプラ等の手段によって電気的
に絶縁された信号を主スイツチング素子の制御回路にフ
ィードバックさせ、この制御回路からのオン信号を停止
し、主スイツチング素子を過電流から保護していた。
（図示省略）
しかしながら、上記の方法では過電流を検出する目的桓
ためだけに回路中に専用の抵抗器を挿入しなければなら
ず、この抵抗器で回路動作には無関係な電力損失が発生
すること、信−号の絶縁のためにフォトカプラ等の絶縁
手段が必要なこと、信号の増幅回路が必要なこと、応答
速度が遅いこと等の欠点を有する。また大電流の主スイ
ツチング素子を使用した回路ではカーレントトランス（
Ｃ・Ｔ）を前記の抵抗器の代シに用いる方法もあるが、
このＣ−Ｔは大型かつ高価であり、しかも高速化するこ
とが難しいという難点を有する。
ためだけに回路中に専用の抵抗器を挿入しなければなら
ず、この抵抗器で回路動作には無関係な電力損失が発生
すること、信−号の絶縁のためにフォトカプラ等の絶縁
手段が必要なこと、信号の増幅回路が必要なこと、応答
速度が遅いこと等の欠点を有する。また大電流の主スイ
ツチング素子を使用した回路ではカーレントトランス（
Ｃ・Ｔ）を前記の抵抗器の代シに用いる方法もあるが、
このＣ−Ｔは大型かつ高価であり、しかも高速化するこ
とが難しいという難点を有する。
本発明は上記の事情に基づきなされたもので、専用の抵
抗器、Ｃ−Ｔ等を用いることなく、主スイツチング素子
を過電流から保護することができる複合半導体装置を提
供することを目的とする。
抗器、Ｃ−Ｔ等を用いることなく、主スイツチング素子
を過電流から保護することができる複合半導体装置を提
供することを目的とする。
本発明に１、バイポーラ型スイッチング素子に直列に接
続され／こユニポーラ型スイッチング素子を有する複合
半導体装置において、前記ユニポーラ型スイッチング素
子の主電極間すなわちソース−ドレイン間電圧を極出し
、予め定めた基準電圧を越えたときに入力信号が前記ユ
ニポーラ型スイッチング素子の制御極に加わらないよう
に前記信号のバイパス回鮨を設け、このバイパス回路に
よシ前記バイポーラ型スイッチング素子の制御極にオン
信号が加わらないようにしたことを特徴とする過電流保
護回路を備えた複合半導体装置である。
続され／こユニポーラ型スイッチング素子を有する複合
半導体装置において、前記ユニポーラ型スイッチング素
子の主電極間すなわちソース−ドレイン間電圧を極出し
、予め定めた基準電圧を越えたときに入力信号が前記ユ
ニポーラ型スイッチング素子の制御極に加わらないよう
に前記信号のバイパス回鮨を設け、このバイパス回路に
よシ前記バイポーラ型スイッチング素子の制御極にオン
信号が加わらないようにしたことを特徴とする過電流保
護回路を備えた複合半導体装置である。
以下に本発明の一実施例を図を参照して説明する。尚、
以下の実施例ではＧＴＯとＭＯＳ ＦＥＴとをカスコー
ド接続した複合半導体装置の例について説明するが、バ
イポーラトランジスタとＭＯＳ ＦＥＴ。
以下の実施例ではＧＴＯとＭＯＳ ＦＥＴとをカスコー
ド接続した複合半導体装置の例について説明するが、バ
イポーラトランジスタとＭＯＳ ＦＥＴ。
他の半導体スイッチング素子とＭＯＳ ＦＥＴ等、広く
バイポーラ型スイッチング素子とＭＯＳ ＦＥＴを包含
するユニポーラ型スイッチング素子とを組み合せた複合
半導体装置に適用することが可能であシ、かついずれも
同等の効果を有する。
バイポーラ型スイッチング素子とＭＯＳ ＦＥＴを包含
するユニポーラ型スイッチング素子とを組み合せた複合
半導体装置に適用することが可能であシ、かついずれも
同等の効果を有する。
第２図は本発明に係る複合半導体装置の等価回路図であ
り、第３図は特にＧＴＯの内部構造を模式的に示した同
じくその等価回路図である。
り、第３図は特にＧＴＯの内部構造を模式的に示した同
じくその等価回路図である。
これらの図において、鎖線で示す部分が入力信号のバイ
パス回路Ｂ−Ｐである。
パス回路Ｂ−Ｐである。
すなわち、制御入力端子Ｇ−８間にサイリスタＴＨＹ、
を設け、このサイリスクＴＨＹ１０制御極をツェナーダ
イオードＺＤ１のアノード側に接続した直列抵抗器Ｒ２
，Ｒ３との接続点に接続し、ツェナーダイオードＺＤ１
のカソード側と、抵抗Ｒ３の一端が接続された制御入力
端子Ｓとには図示のようにツェナーダイオードｚＤ２及
び抵抗Ｒ４とを並列に接続しである。
を設け、このサイリスクＴＨＹ１０制御極をツェナーダ
イオードＺＤ１のアノード側に接続した直列抵抗器Ｒ２
，Ｒ３との接続点に接続し、ツェナーダイオードＺＤ１
のカソード側と、抵抗Ｒ３の一端が接続された制御入力
端子Ｓとには図示のようにツェナーダイオードｚＤ２及
び抵抗Ｒ４とを並列に接続しである。
尚、図中、Ｒ１はＭＯＳ ＦＥＴ１． ＭＯＳ ＦＥＴ
２のノイズ耐量を改善するだめの抵抗器であって、本発
明の要旨とにＬ直接関係しない。また、ツェナーダイオ
ードＺＤ、の降伏電圧ＶＺＩは常にツェナーダイオード
ＺＤ２の降伏電圧Ｖｚ２よシも低く、定常動作状態にお
けるＭＯＳ ＦＥＴ、、のオン電圧ＶＤ−８よりも高い
値に選ばれている。
２のノイズ耐量を改善するだめの抵抗器であって、本発
明の要旨とにＬ直接関係しない。また、ツェナーダイオ
ードＺＤ、の降伏電圧ＶＺＩは常にツェナーダイオード
ＺＤ２の降伏電圧Ｖｚ２よシも低く、定常動作状態にお
けるＭＯＳ ＦＥＴ、、のオン電圧ＶＤ−８よりも高い
値に選ばれている。
ずなわち、Ｖｏ−ｓ ＜Ｖｚ＋ ＜Ｖｚｚの関係にある
。
。
上記の回路において抵抗器Ｒ４は正常動作時にＭＯＳ
１”ＥＴ、及びＭＯＳＦＥＴ２の各ゲートＧに制御入力
端子Ｇからの入力信号Ｖｓ、、、が印加されるようにす
るだめのものであり・、 ＧＴＯの順阻止接合Ｊ２のも
れ電流がこの抵抗器Ｒ４に流れた時にその電圧降下が十
分に低い値、すなわち、ツェナーダイオードＺＤ、の降
伏電圧ＶＺＤＩ以下になるように選定しておく。
１”ＥＴ、及びＭＯＳＦＥＴ２の各ゲートＧに制御入力
端子Ｇからの入力信号Ｖｓ、、、が印加されるようにす
るだめのものであり・、 ＧＴＯの順阻止接合Ｊ２のも
れ電流がこの抵抗器Ｒ４に流れた時にその電圧降下が十
分に低い値、すなわち、ツェナーダイオードＺＤ、の降
伏電圧ＶＺＤＩ以下になるように選定しておく。
なお、この抵抗器Ｒ４が無い場合は次のような不都合が
生じる。すなわち、上記の複合半導体装置がオフ状態に
ある場合には、電源電圧ＥがＧＴＯＯ順阻止接合Ｊ２で
殆んど分担され残余の電圧゛はツェナーダイオードＺＤ
２の降伏電圧ＶＺ２で制限される電圧の範囲内でＭＯＳ
ＦＥＴ２が分担することとなる。
生じる。すなわち、上記の複合半導体装置がオフ状態に
ある場合には、電源電圧ＥがＧＴＯＯ順阻止接合Ｊ２で
殆んど分担され残余の電圧゛はツェナーダイオードＺＤ
２の降伏電圧ＶＺ２で制限される電圧の範囲内でＭＯＳ
ＦＥＴ２が分担することとなる。
したがってＧＴＯ１阻止接合Ｊ２のもれ電流がＭＯＳＦ
ＥＴ ２のもれ電流よシも大きいと、とのＦＥＴ２には
ツェナーダイオードＺＤ２の降伏電圧ｖｚ２からＧＴＯ
のゲート・カソード間電圧ＶＣ（ＧＴＯ）−Ｋを引いた
電圧、すなわちＶＺＤ２− （ＶＧ （ＧＴＯ）’ −
Ｋ ）の電圧がかかる。これによシ、ＧＴＯＯ順阻止接
合Ｊ２のもれ電流がツモナーダイオードＺＤ、→抵抗器
Ｒ２→抵抗器Ｒ３を経て分流し、抵抗器Ｒ３の両端の電
圧降下がＴＨＹｌのゲ−） ト、’ｌリガ電圧ＶＧＴを
越えると、ＴＲＹ□にゲート電流が流７シ、とのＴＨＹ
、がターンオンし、制御入力端子Ｇ−８間を短絡してし
まう。その結果、制御入力信号ＶＨｇ、がＭＯＳ ＦＥ
Ｔ、及びＭＯＳ 、 ＦＥＴ２のゲートＧに加わらず、
この複合半導体装置をターンオンされることができなく
なってしまう。
ＥＴ ２のもれ電流よシも大きいと、とのＦＥＴ２には
ツェナーダイオードＺＤ２の降伏電圧ｖｚ２からＧＴＯ
のゲート・カソード間電圧ＶＣ（ＧＴＯ）−Ｋを引いた
電圧、すなわちＶＺＤ２− （ＶＧ （ＧＴＯ）’ −
Ｋ ）の電圧がかかる。これによシ、ＧＴＯＯ順阻止接
合Ｊ２のもれ電流がツモナーダイオードＺＤ、→抵抗器
Ｒ２→抵抗器Ｒ３を経て分流し、抵抗器Ｒ３の両端の電
圧降下がＴＨＹｌのゲ−） ト、’ｌリガ電圧ＶＧＴを
越えると、ＴＲＹ□にゲート電流が流７シ、とのＴＨＹ
、がターンオンし、制御入力端子Ｇ−８間を短絡してし
まう。その結果、制御入力信号ＶＨｇ、がＭＯＳ ＦＥ
Ｔ、及びＭＯＳ 、 ＦＥＴ２のゲートＧに加わらず、
この複合半導体装置をターンオンされることができなく
なってしまう。
そこで、図示のように抵抗器Ｒ４を設け、複合半導体装
置の正常動作時には前記入力信号ｖｓＩｇ、がＭＯＳ
ＦＥＴ１及びＭＯＳＦＥＴ２の各ゲートＧに確実に印加
されるように構成したものである。
置の正常動作時には前記入力信号ｖｓＩｇ、がＭＯＳ
ＦＥＴ１及びＭＯＳＦＥＴ２の各ゲートＧに確実に印加
されるように構成したものである。
すなわち、制御入力端子Ｇ−８に正の入力信号ｖｓ霞が
印加されると、先ずＭＯＳＦＥＴ２がターンオンし、次
いでＭＯＳ ＦＥＴ、がターンオフする。これによりＧ
ＴＯのゲートＧに正のゲート電流が供給されこのＧＴＯ
がターンオンする。その後、アノード電流ｉＡ（同一値
を持つＭＯＳＦＥＴ２のドレイン電流ｉＤ）が次第に増
加して行き、予め定められた基準値Ｉ ＲＥＦ、に到達
する。ここで、 ＭＯＳ ＦＥＴ２はオン状態において
抵抗特性を持つだめ、このＦＥＴ２のオン電圧Ｖｌ）−
８は前記ＦＥＴ ２のドレイン電流ｉｎに比例して増加
する。
印加されると、先ずＭＯＳＦＥＴ２がターンオンし、次
いでＭＯＳ ＦＥＴ、がターンオフする。これによりＧ
ＴＯのゲートＧに正のゲート電流が供給されこのＧＴＯ
がターンオンする。その後、アノード電流ｉＡ（同一値
を持つＭＯＳＦＥＴ２のドレイン電流ｉＤ）が次第に増
加して行き、予め定められた基準値Ｉ ＲＥＦ、に到達
する。ここで、 ＭＯＳ ＦＥＴ２はオン状態において
抵抗特性を持つだめ、このＦＥＴ２のオン電圧Ｖｌ）−
８は前記ＦＥＴ ２のドレイン電流ｉｎに比例して増加
する。
」二記の状態を第４図に示す。
同図は横１１１１に時間、縦軸に電流及び電圧をそれぞ
れ示し、丑たｉＡを前記アノード電流、ＩＤを前記ドレ
イン電流、Ｉ ＲＦｉＦ、を基準値、ＶＤ −Ｓを前記
ＦＥＴ２−のオン玉肌 Ｖｏ （ＧＴＯ）−ＫをＧＴＯ
のゲート；カソード間１Ｌ圧、Ｖａ（ＧＴｏ）−ｓをＧ
ＴＯのゲート端子とＭＯＳＦＥＴ２のソースΔｆｊ了−
間に発生する電圧、ＶＲＥＦ、を概略ツェナーダイメー
トＺＤ、の降伏電圧ＶＺＤ 、とサイリスタＴＨＹ、の
ゲートトリガ 準電圧、Ｖｚ２をツェナーダイオードＺＤ２の降伏電圧
をそれぞれ示す。
れ示し、丑たｉＡを前記アノード電流、ＩＤを前記ドレ
イン電流、Ｉ ＲＦｉＦ、を基準値、ＶＤ −Ｓを前記
ＦＥＴ２−のオン玉肌 Ｖｏ （ＧＴＯ）−ＫをＧＴＯ
のゲート；カソード間１Ｌ圧、Ｖａ（ＧＴｏ）−ｓをＧ
ＴＯのゲート端子とＭＯＳＦＥＴ２のソースΔｆｊ了−
間に発生する電圧、ＶＲＥＦ、を概略ツェナーダイメー
トＺＤ、の降伏電圧ＶＺＤ 、とサイリスタＴＨＹ、の
ゲートトリガ 準電圧、Ｖｚ２をツェナーダイオードＺＤ２の降伏電圧
をそれぞれ示す。
上記の図から明らかなように時間ｔ。でＭＯＳＦＥＴ２
がオン状態となり、その後オン電圧Ｖｎ−．Ｊり’ドレ
イン電流ｉＤに比例して増加して行き、ＧＴＯのゲート
端子とＭＯＳＦＥＴ２のソース端子の間に発生する電圧
はＭＯＳ ＦＥＴ２のオン電圧Ｖｏ − ｓ （α）に
ＧＴＯのゲート・カソード間電圧Ｖａ （ＧＴＯ）−Ｋ
（β）を加えた図示のＶｃ （ＧＴＯ ） − ８ （
γ）で示す直紳となる。
がオン状態となり、その後オン電圧Ｖｎ−．Ｊり’ドレ
イン電流ｉＤに比例して増加して行き、ＧＴＯのゲート
端子とＭＯＳＦＥＴ２のソース端子の間に発生する電圧
はＭＯＳ ＦＥＴ２のオン電圧Ｖｏ − ｓ （α）に
ＧＴＯのゲート・カソード間電圧Ｖａ （ＧＴＯ）−Ｋ
（β）を加えた図示のＶｃ （ＧＴＯ ） − ８ （
γ）で示す直紳となる。
今、ＧＴＯのアノード電流ｉＡ（ＭＯＳ ＦＥＴ２のド
レイ −ン電流ｉｎ）が増加することによって前記Ｖｃ
（ＧＴＯ） −８（ｒ）≠”＜ＲＥＦ．以上に増加す
ると、ツェナーダイオードＺＤ１の降伏電圧に達し電流
がツェナーダイオードＺＤ，→抵抗器Ｒ２→抵抗器Ｒ３
と流れる。その結果この抵抗器Ｒ３の両端の電圧降下が
サイリスタＴＨＹ，のゲートトリガ電流７０７以上の値
になると、このサイリスタＴＨＹ１がターンオンし、Ｍ
ＯＳ ＦＥＴ。
レイ −ン電流ｉｎ）が増加することによって前記Ｖｃ
（ＧＴＯ） −８（ｒ）≠”＜ＲＥＦ．以上に増加す
ると、ツェナーダイオードＺＤ１の降伏電圧に達し電流
がツェナーダイオードＺＤ，→抵抗器Ｒ２→抵抗器Ｒ３
と流れる。その結果この抵抗器Ｒ３の両端の電圧降下が
サイリスタＴＨＹ，のゲートトリガ電流７０７以上の値
になると、このサイリスタＴＨＹ１がターンオンし、Ｍ
ＯＳ ＦＥＴ。
及びＭＯＳＦＥＴ２のゲート電位を各々のスレッシュホ
ールド電圧（Ｖｔｈ）以下の値にクランプする。
ールド電圧（Ｖｔｈ）以下の値にクランプする。
−この結果、ＭＯＳ ＦＥＴ１及びＭＯＳＦＥＴ２がタ
ーンオフする。一方、ＧＴＯのアノード電流はＭＯＳ
ＦＥＴ２からツェナーダイオードｚＤ２へと転流する。
ーンオフする。一方、ＧＴＯのアノード電流はＭＯＳ
ＦＥＴ２からツェナーダイオードｚＤ２へと転流する。
その後、この複合半導体装置はエミッタ開放によりサイ
リスクの逆方向の如くターンオフするのでこの半導体装
置は過電流によって破壊されることから効果的に保護さ
れることになる。
リスクの逆方向の如くターンオフするのでこの半導体装
置は過電流によって破壊されることから効果的に保護さ
れることになる。
また、」１記の回路においてサイリスタＴＨＹ、は自己
保持機能を有するため、制御入力信号ＶＳｉｇ。
保持機能を有するため、制御入力信号ＶＳｉｇ。
が引き続き正の状態にあっても、ＭＯＳ ＦＥＴ１及び
ＭＯＳ ＦＥＴ２には正の信号が印加されることがない
。
ＭＯＳ ＦＥＴ２には正の信号が印加されることがない
。
一方、制御人力信号Ｖｓ、ｇ、が負の状態若しくは零に
なってサイリスタＴＨＹ、のターンオフ時間で決るある
一定時間以上経過した後に、再度、正の制御人力信号Ｖ
ｓ１ｇ、が入力された時のみこの複合半導体装置が再点
弧する。
なってサイリスタＴＨＹ、のターンオフ時間で決るある
一定時間以上経過した後に、再度、正の制御人力信号Ｖ
ｓ１ｇ、が入力された時のみこの複合半導体装置が再点
弧する。
寸だ、ＭＯＳ ＦＥＴのオン抵抗値は正の温度特性を持
つため、ＭＯ８ＦＥＴ２の接合温度が上昇する程、過電
流検出値Ｉ ＲＥＦ、が下がり、複合半導体装置をより
安全に保護できるようになる。
つため、ＭＯ８ＦＥＴ２の接合温度が上昇する程、過電
流検出値Ｉ ＲＥＦ、が下がり、複合半導体装置をより
安全に保護できるようになる。
なお、第２図のＧＴＯの代りにノくイボーラトランジス
タを使用しても本発明は同様の目的及び効果を達成する
ことができる。
タを使用しても本発明は同様の目的及び効果を達成する
ことができる。
上記したように本発明では複合半導体装置を構成するバ
イポーラ型スイッチング素子に直列接続したＭＯＳ Ｆ
ＥＴ等のオン抵抗特性を過電流検出に利用しており、従
来のように装置外部に過電流検出専用の抵抗器を設ける
必要がなく、また過電流検出信号をフォトカプラのよう
な電気的絶縁手段を介して制御回路に送り、オン信号を
遮断するというような構成が不要であって制御入力信号
を直接、インターロックして保護することが可能である
。
イポーラ型スイッチング素子に直列接続したＭＯＳ Ｆ
ＥＴ等のオン抵抗特性を過電流検出に利用しており、従
来のように装置外部に過電流検出専用の抵抗器を設ける
必要がなく、また過電流検出信号をフォトカプラのよう
な電気的絶縁手段を介して制御回路に送り、オン信号を
遮断するというような構成が不要であって制御入力信号
を直接、インターロックして保護することが可能である
。
さらに上記の過電流保護機能を有するバイパス回路を１
つの複合半導体装置のパッケージ内に組み込むことによ
り、自己保護機能を備えたコンパクトかつ使用し易い複
合半導体装置となる。
つの複合半導体装置のパッケージ内に組み込むことによ
り、自己保護機能を備えたコンパクトかつ使用し易い複
合半導体装置となる。
第１図は従来の複合半導体装置の一例を示す回路図、第
２図は本発明の一実施例を示す複合半導体装置の回路図
、第３図は同じくその等価回路図、第４図は上記複合半
導体装置のターンオン時の各部の電流、電圧関係を示す
図である。 ＧＴＯ・・・ケート・ターン・オフサイリスタ、ＦＥＴ
、 、 ＦＥＴ２・・・絶縁ゲート型電界効果トランジ
スタ、 ＺＤ、ＺＤ２・・ツェナーダイオード、Ｔ Ｉ（Ｙ 、
・・・サイリスク、 Ｒ，、Ｒ２，Ｒ：、、、 Ｒ４・・・抵 抗特許出願人
日本インターナショナル整流器株式会社第１図
２図は本発明の一実施例を示す複合半導体装置の回路図
、第３図は同じくその等価回路図、第４図は上記複合半
導体装置のターンオン時の各部の電流、電圧関係を示す
図である。 ＧＴＯ・・・ケート・ターン・オフサイリスタ、ＦＥＴ
、 、 ＦＥＴ２・・・絶縁ゲート型電界効果トランジ
スタ、 ＺＤ、ＺＤ２・・ツェナーダイオード、Ｔ Ｉ（Ｙ 、
・・・サイリスク、 Ｒ，、Ｒ２，Ｒ：、、、 Ｒ４・・・抵 抗特許出願人
日本インターナショナル整流器株式会社第１図
Claims (5)
- （１）バイポーラ型スイッチング素子に直列に接続され
たユニボ〜う型スイッチング素子を有する複合半導体装
置において、前記ユニポーラ型スイッチング素子の主電
極間電圧を検出し、予め定めた基準電圧を越えたときに
入力信号が前記ユニポーラ型スイッチング素子の制御電
極に加わらないように前記（ｉ号のバイパス回路を設け
、このバイパス回路により前記バイポーラ型スイッチン
グ素子の制御電極にオン信号が加わらないようにしたこ
とを特徴どする過電流保護回路を備えた複合半導体装置
。 - （２）前記バイポーラ型スイッチング素子はゲートター
ンオフサイリスクであることを特徴とする特許請求の範
囲第１項記載の複合半導体装置。 - （３）前記ユニポーラ型スイッチング素子は絶縁ゲート
型電界効米トランジスタであることを特徴とする特許請
求の範囲第１項及び第２項記載の複合半導体装置。 - （４）前記バイパス回路は前記電界効果トランジスタの
ドレイン−ソース間の電圧を検出する手段と、この手段
により検出した電圧が予め定めた基準電圧を越えたとき
に導通し、入力信号をバイパスさせるスイッチング素子
とを有することを特徴とする特許請求の範囲第１項乃至
第３項記載の複合半導体装置。 - （５）前記スイッチング素子はサイリスタであることを
特徴とする特許請求の範囲第４項記載の複合半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217988A JPS60109919A (ja) | 1983-11-18 | 1983-11-18 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217988A JPS60109919A (ja) | 1983-11-18 | 1983-11-18 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109919A true JPS60109919A (ja) | 1985-06-15 |
| JPH0336450B2 JPH0336450B2 (ja) | 1991-05-31 |
Family
ID=16712856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217988A Granted JPS60109919A (ja) | 1983-11-18 | 1983-11-18 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109919A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153222A (ja) * | 1984-01-20 | 1985-08-12 | Miki Puurii Kk | スイツチング回路 |
| FR2611098A1 (fr) * | 1987-02-13 | 1988-08-19 | Telemecanique Electrique | Interrupteur de puissance a montage serie compose d'un thyristor gto et d'un transistor a effet de champ mos |
| FR2613889A1 (fr) * | 1987-04-07 | 1988-10-14 | Telemecanique Electrique | Etage de commande d'un interrupteur statique de puissance a blocage commandable |
| JPH0541757U (ja) * | 1991-11-01 | 1993-06-08 | 株式会社神戸製鋼所 | ２軸混練押出機のダイヘツド |
-
1983
- 1983-11-18 JP JP58217988A patent/JPS60109919A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153222A (ja) * | 1984-01-20 | 1985-08-12 | Miki Puurii Kk | スイツチング回路 |
| FR2611098A1 (fr) * | 1987-02-13 | 1988-08-19 | Telemecanique Electrique | Interrupteur de puissance a montage serie compose d'un thyristor gto et d'un transistor a effet de champ mos |
| FR2613889A1 (fr) * | 1987-04-07 | 1988-10-14 | Telemecanique Electrique | Etage de commande d'un interrupteur statique de puissance a blocage commandable |
| JPH0541757U (ja) * | 1991-11-01 | 1993-06-08 | 株式会社神戸製鋼所 | ２軸混練押出機のダイヘツド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336450B2 (ja) | 1991-05-31 |
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