JPS60110001A - 多重化制御装置のデ−タ制御方法及び装置 - Google Patents
多重化制御装置のデ−タ制御方法及び装置Info
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- JPS60110001A JPS60110001A JP58219170A JP21917083A JPS60110001A JP S60110001 A JPS60110001 A JP S60110001A JP 58219170 A JP58219170 A JP 58219170A JP 21917083 A JP21917083 A JP 21917083A JP S60110001 A JPS60110001 A JP S60110001A
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高信頼度、高稼動率が要求されるプラント等
の制御装置に適用される多重化制御装置のデータ処理方
法および装置に関する。
の制御装置に適用される多重化制御装置のデータ処理方
法および装置に関する。
一般に、高度の信頼性が要求される制御系にあっては、
処理装置を多重化し、それらの出力を照合することによ
って、処理装置異常の有無を検出するとともに、常に正
常な処理装置の制御信号を出力するようにしている。出
力の照合方法として、２重系の場５合はデジタル情報の
論理積をとる処理やアナログ情報の高値又は低値選択処
理等が適用され、３重系の場合はデジタル情報の多数決
処理や、アナログ情報の中間値又は平均値をとる処理等
が適用されている。
処理装置を多重化し、それらの出力を照合することによ
って、処理装置異常の有無を検出するとともに、常に正
常な処理装置の制御信号を出力するようにしている。出
力の照合方法として、２重系の場５合はデジタル情報の
論理積をとる処理やアナログ情報の高値又は低値選択処
理等が適用され、３重系の場合はデジタル情報の多数決
処理や、アナログ情報の中間値又は平均値をとる処理等
が適用されている。
第１図に、３重化制御装置の一構成例を示す。
同図に示すように、プラントプロセスからの入力情報１
０１は分配回路１０２を介して、３重化された多重処理
装置１０３の各処理装置ＣＰＵ−Ａ。
０１は分配回路１０２を介して、３重化された多重処理
装置１０３の各処理装置ＣＰＵ−Ａ。
ＣＰＵ−Ｂ、ＣＰＵ−Ｃに配分されるようになっている
。各処理装置ＣＰＵ−Ａ−Ｃの出力信号は出力照合回路
１０４によって照合処理され、これにより選択されたい
ずれか１つの出力信号が制御信号１０５としてプロセス
へ出力されるようになっている。
。各処理装置ＣＰＵ−Ａ−Ｃの出力信号は出力照合回路
１０４によって照合処理され、これにより選択されたい
ずれか１つの出力信号が制御信号１０５としてプロセス
へ出力されるようになっている。
どころか、上述の構成のものにあって、フィードバック
制御ループについて考えると、制御信号１０５として選
択された出力信号Ｖムを出力している処理装置（例えば
ＣＰＵ−Ａ）にとっては閉ループが形成されているが、
他の処理装置ＣＰＵ−Ｂ、ＣＰＵ−Ｃにとっては開ルー
プに愈る。したがって、処理装置ＣＰＵ−Ａ−Ｃの制御
処理に積分要素を含む内容のものがおると、それら開ル
ープにおける処理装置ＣＰＵ−Ｂ、ＣＰＵ−ＣＫとって
は、自己の出力信号とこれに対応するプロセスからの入
力情報との制御偏差の絶対値が低減されることがなく、
第２図に示すようにそれらの出力信号Ｖｉａ、Ｖｃは増
大され発散してしまうことになり多重化の意味がなくな
る。また、このような状態のとき、第３図に示すように
、ｔＬにおいてＣＰＵ−人異常発生を理由に選択する出
力信号を例えばＣＰＵ−Ｃの出力信号に切り換えると、
制御量が大幅に急変してしまうことになる。このように
、従来のものによれば、安定した且つ信頼性の高いフィ
ードバック制御が保証されていないという欠点があった
。即ち、例えば照合方法として中間値をとる処理であっ
たと仮定し、おる時点でＣＰＵ−Ａが中間値、ＣＰＵ−
Ｂが高値、ＣＰＵ−Ｃが低値の出力信号をそれぞれ出力
していた場合、ＣＰＵ−ＢとＣにとってはプラントから
のフィードバック信号と自己の出力信号とには幡時偏差
がおることになる。そして、それらの偏差はそ。
制御ループについて考えると、制御信号１０５として選
択された出力信号Ｖムを出力している処理装置（例えば
ＣＰＵ−Ａ）にとっては閉ループが形成されているが、
他の処理装置ＣＰＵ−Ｂ、ＣＰＵ−Ｃにとっては開ルー
プに愈る。したがって、処理装置ＣＰＵ−Ａ−Ｃの制御
処理に積分要素を含む内容のものがおると、それら開ル
ープにおける処理装置ＣＰＵ−Ｂ、ＣＰＵ−ＣＫとって
は、自己の出力信号とこれに対応するプロセスからの入
力情報との制御偏差の絶対値が低減されることがなく、
第２図に示すようにそれらの出力信号Ｖｉａ、Ｖｃは増
大され発散してしまうことになり多重化の意味がなくな
る。また、このような状態のとき、第３図に示すように
、ｔＬにおいてＣＰＵ−人異常発生を理由に選択する出
力信号を例えばＣＰＵ−Ｃの出力信号に切り換えると、
制御量が大幅に急変してしまうことになる。このように
、従来のものによれば、安定した且つ信頼性の高いフィ
ードバック制御が保証されていないという欠点があった
。即ち、例えば照合方法として中間値をとる処理であっ
たと仮定し、おる時点でＣＰＵ−Ａが中間値、ＣＰＵ−
Ｂが高値、ＣＰＵ−Ｃが低値の出力信号をそれぞれ出力
していた場合、ＣＰＵ−ＢとＣにとってはプラントから
のフィードバック信号と自己の出力信号とには幡時偏差
がおることになる。そして、それらの偏差はそ。
れぞれ積分処理され次第に大きな制御量の出力信号にな
ってしまうので、出力照合回路１０４によって選択され
るのは常、にＣＰＵ−Ａの出力信号になってしまう。こ
のようなときにＣＰＵ−Ａが異常な出力信号を出力する
と、選択される出力信号がＣＰＵ−Ｂ又はＣのものに切
シ換えられるため、上述のよ゛うな欠点が発生するので
ある。
ってしまうので、出力照合回路１０４によって選択され
るのは常、にＣＰＵ−Ａの出力信号になってしまう。こ
のようなときにＣＰＵ−Ａが異常な出力信号を出力する
と、選択される出力信号がＣＰＵ−Ｂ又はＣのものに切
シ換えられるため、上述のよ゛うな欠点が発生するので
ある。
これらの欠点を解消するものとして、例えば従来、第４
図（Ａ）に示すように、各処理袋［ＣＰＵ−Ａ−ｃ相互
間を伝送路１０６で接続し、この伝送路１０６を介して
各ＣＰＵ−Ａ−Ｃの入力情報と処理結果との一致化、診
断等を行うようにしたのが知られている。しかし、これ
によれば、ＣＰＵ−Ａ、〜Ｃ相互間の情報伝送処理や照
合処理のために処理負荷が増大し、制御の応答速度が大
幅に低下してしまうという欠点が発生するとともに、そ
れらの処理のソフトウェアが本来の制御処理以上に膨大
なものになってしまうという欠点がある。
図（Ａ）に示すように、各処理袋［ＣＰＵ−Ａ−ｃ相互
間を伝送路１０６で接続し、この伝送路１０６を介して
各ＣＰＵ−Ａ−Ｃの入力情報と処理結果との一致化、診
断等を行うようにしたのが知られている。しかし、これ
によれば、ＣＰＵ−Ａ、〜Ｃ相互間の情報伝送処理や照
合処理のために処理負荷が増大し、制御の応答速度が大
幅に低下してしまうという欠点が発生するとともに、そ
れらの処理のソフトウェアが本来の制御処理以上に膨大
なものになってしまうという欠点がある。
また、他の方法として、第４図（Ｂ）に示すよう桜、各
処理装置ＣＰＵ−Ａ”−Ｃごとにマイナーフィードバン
ク回路１０７ａ〜１０７Ｃを設けたものが知られている
（特開昭５３−１１５５８号公報。
処理装置ＣＰＵ−Ａ”−Ｃごとにマイナーフィードバン
ク回路１０７ａ〜１０７Ｃを設けたものが知られている
（特開昭５３−１１５５８号公報。
特開昭５７−３６３０４号公報）。即ち、各処理装置Ｃ
ＰＵ−Ａ−Ｃにて積分要素を含む処理が表された出力信
号を反転してマイナーフィードバック信号とし、制御信
号１０５のフィードバック信号１０８との偏差を入力情
報に加算するようにした鬼のである。しかし、この方法
によれば前述の欠点は解消されるものの、フィードバッ
ク回路が各処理装置ＣＰＵ−Ａ−Ｃの出力の数および出
力照合回路１０４の制御信号１０５の数に相当するだけ
必要なため、装置が複雑且つ大形になってしまうという
欠点があろう 〔発明の目的〕 本発明の目的に１１、制御応答性に優れ、安定且つ信頼
性の高いフィードバック制御を保証することのできる多
重化制御装置のデータ処理方法、および装置を提供する
ことにある、 〔発明の概要〕 本発明は、多重化制御装置を形成する各処理装置の予め
定められた単位ステップの演算処理ごとに、それらの演
算途中結果の中から所定の照合選択手順により１つの演
算途中結果を選択し、各処理装置はこの選択され演算途
中結果に基づいて次の単位ステップの演算処理ｆ：実行
するようにすることにより、また、ハードウェアによっ
てその装置を形成することにより、−ヒｄ己目的を達成
しようとするものである。
ＰＵ−Ａ−Ｃにて積分要素を含む処理が表された出力信
号を反転してマイナーフィードバック信号とし、制御信
号１０５のフィードバック信号１０８との偏差を入力情
報に加算するようにした鬼のである。しかし、この方法
によれば前述の欠点は解消されるものの、フィードバッ
ク回路が各処理装置ＣＰＵ−Ａ−Ｃの出力の数および出
力照合回路１０４の制御信号１０５の数に相当するだけ
必要なため、装置が複雑且つ大形になってしまうという
欠点があろう 〔発明の目的〕 本発明の目的に１１、制御応答性に優れ、安定且つ信頼
性の高いフィードバック制御を保証することのできる多
重化制御装置のデータ処理方法、および装置を提供する
ことにある、 〔発明の概要〕 本発明は、多重化制御装置を形成する各処理装置の予め
定められた単位ステップの演算処理ごとに、それらの演
算途中結果の中から所定の照合選択手順により１つの演
算途中結果を選択し、各処理装置はこの選択され演算途
中結果に基づいて次の単位ステップの演算処理ｆ：実行
するようにすることにより、また、ハードウェアによっ
てその装置を形成することにより、−ヒｄ己目的を達成
しようとするものである。
以下、本発明を実施例装置に基づいて説明する。
第５図および第６図に、本発明の適用された一実施例の
３重化制御装置のブロック構成図を示す。
３重化制御装置のブロック構成図を示す。
図において、第１図図示例と同一符号の付されたものは
、同一機能、同一構成を有するものである。
、同一機能、同一構成を有するものである。
第５図に示すように、各処理装置ＣＰＵ−Ａ〜Ｃはそれ
ぞれデータ転送バス３０１〜３０３を介して、演算途中
結果照合装置３０４に接続されており、予め定められた
一連のデータ処理手順における単位ステップ毎の演算途
中結果を、あたかも自己の処理装置内のメモリのワーク
エリアに転送する如く、演算途中結果照合装置３０４に
転送するようになっている。演算途中結果照合装置３０
４は第６図に示すブロック構成を有しており、各ＣＰＵ
−Ａ−Ｃの演算途中結果を照合し、正しいと思われる１
つの途中結果を選択して各ＣＰＵ−Ａ〜Ｃに返送するよ
うになっている一つまり、各ＣＰＵ−Ａ−Ｃから転送さ
れる演算途中結果は、入出力制御回路４０１を介して入
力記憶部４０２に一旦格納され、つづいて照合回路４０
３にて周知の方法（例えば２ ｏｕｔ ｏｆ ３ ）に
よシ照合選択され、１つの正常な演算途中結果が出力記
憶部る ４０４に格納さへようになっている。なお、人出力制御
回路４０１は入力記憶部４０２の書き込みアドレス指定
および出力記憶部４０４の読み出しアドレス制御等を行
うものであり、各ＣＰＵ−Ａ〜Ｃは入出力制御回路４０
１を介して出力記憶部４０４に格納された演算途中結果
にアクセスして取り込むようになっている。ここで、具
体的なデータ例についてさらに説明する。仮に、ＣＰＵ
−Ａ−Ｃの演算途中結果がそれぞれ“１１１”。
ぞれデータ転送バス３０１〜３０３を介して、演算途中
結果照合装置３０４に接続されており、予め定められた
一連のデータ処理手順における単位ステップ毎の演算途
中結果を、あたかも自己の処理装置内のメモリのワーク
エリアに転送する如く、演算途中結果照合装置３０４に
転送するようになっている。演算途中結果照合装置３０
４は第６図に示すブロック構成を有しており、各ＣＰＵ
−Ａ−Ｃの演算途中結果を照合し、正しいと思われる１
つの途中結果を選択して各ＣＰＵ−Ａ〜Ｃに返送するよ
うになっている一つまり、各ＣＰＵ−Ａ−Ｃから転送さ
れる演算途中結果は、入出力制御回路４０１を介して入
力記憶部４０２に一旦格納され、つづいて照合回路４０
３にて周知の方法（例えば２ ｏｕｔ ｏｆ ３ ）に
よシ照合選択され、１つの正常な演算途中結果が出力記
憶部る ４０４に格納さへようになっている。なお、人出力制御
回路４０１は入力記憶部４０２の書き込みアドレス指定
および出力記憶部４０４の読み出しアドレス制御等を行
うものであり、各ＣＰＵ−Ａ〜Ｃは入出力制御回路４０
１を介して出力記憶部４０４に格納された演算途中結果
にアクセスして取り込むようになっている。ここで、具
体的なデータ例についてさらに説明する。仮に、ＣＰＵ
−Ａ−Ｃの演算途中結果がそれぞれ“１１１”。
”１１１”、 ＠１１０”であったとすると、入力記憶
部４０２には、各ＣＰＵに対応したエリアに、“１１１
”、“１１１”、’１１０”と記憶される。この３つの
データの２０ｕｔ □ｆ ３をとると１１１′とｋす、
出力記憶部には、ＣＰＵ−Ａ。
部４０２には、各ＣＰＵに対応したエリアに、“１１１
”、“１１１”、’１１０”と記憶される。この３つの
データの２０ｕｔ □ｆ ３をとると１１１′とｋす、
出力記憶部には、ＣＰＵ−Ａ。
Ｂ、Ｃのいずれがアクセスしても、”１１１°が読み出
されるように記憶される。このようにして、多重化され
たＣＰＵの処理データの整合性が保たれる。
されるように記憶される。このようにして、多重化され
たＣＰＵの処理データの整合性が保たれる。
したがって、本実施例によれば、開ループになる処理装
置ＣＰＵの信号とフィードバック信号との偏差が積分処
理によって増大されても、単位ステップごとに照合され
、次ステツプでは正しいと思われる１つのデータに基づ
いた制御処理を行うことになることから、各処理装置Ｃ
ＰＵの制御量の発散が抑制され、異「等によシ処理装置
ＣＰＵが切り換えられても、制御量が急変することなく
安定した制御を行わせることができ、制御の信頼性を向
上させることができる。また、処理装置ＣＰＵを含めた
制御系の演算処理に誤差が含まれている場合にあっても
、上述の積分処理に伴う誤差の累積を抑制することがで
きるという効果がある。
置ＣＰＵの信号とフィードバック信号との偏差が積分処
理によって増大されても、単位ステップごとに照合され
、次ステツプでは正しいと思われる１つのデータに基づ
いた制御処理を行うことになることから、各処理装置Ｃ
ＰＵの制御量の発散が抑制され、異「等によシ処理装置
ＣＰＵが切り換えられても、制御量が急変することなく
安定した制御を行わせることができ、制御の信頼性を向
上させることができる。また、処理装置ＣＰＵを含めた
制御系の演算処理に誤差が含まれている場合にあっても
、上述の積分処理に伴う誤差の累積を抑制することがで
きるという効果がある。
なお、第５図および第６図図示実施例のものにおいて、
各処理装置ＣＰＵ−Ａ〜Ｃの異常を検出してそれらを切
り換える手段が備えられている場合には、第７図に示す
ように、各処理装置から発生される処理装置異常信号５
０１を入力とする照合モード切替制御回路５０２を設け
、これにより入出力制御回路４０１に対して当該異常処
理装置ＣＰＵとのデータの入出力を阻止させるとともに
、それに応じて照合回路４０３に対し照合選択の方法を
変更させる指令を出力するようにする。例えば、処理装
置ＣＰＵ−Ｃに異常が発生した場合は、前述の３重系に
おける２ ｏｕｔ ｏｆ ３処理を、２重系における論
ｆ８ｉ績処理に切り換えるようにする。
各処理装置ＣＰＵ−Ａ〜Ｃの異常を検出してそれらを切
り換える手段が備えられている場合には、第７図に示す
ように、各処理装置から発生される処理装置異常信号５
０１を入力とする照合モード切替制御回路５０２を設け
、これにより入出力制御回路４０１に対して当該異常処
理装置ＣＰＵとのデータの入出力を阻止させるとともに
、それに応じて照合回路４０３に対し照合選択の方法を
変更させる指令を出力するようにする。例えば、処理装
置ＣＰＵ−Ｃに異常が発生した場合は、前述の３重系に
おける２ ｏｕｔ ｏｆ ３処理を、２重系における論
ｆ８ｉ績処理に切り換えるようにする。
また、第８図および第９図に、演算途中結果照合装置３
０４に発生した異常に対応する機能を備えた実施例を示
す。第８図に示すように、入力記憶部４０２と出力記憶
部４０４の一出力端に、それぞれ周知のパリティチェッ
ク等からなる入力記憶部異常検出回路６０１と出力記憶
部異常検出回路６０２が設けられ、それらの異常検出信
号はエラースティタスロジック６０５に出力されている
。
０４に発生した異常に対応する機能を備えた実施例を示
す。第８図に示すように、入力記憶部４０２と出力記憶
部４０４の一出力端に、それぞれ周知のパリティチェッ
ク等からなる入力記憶部異常検出回路６０１と出力記憶
部異常検出回路６０２が設けられ、それらの異常検出信
号はエラースティタスロジック６０５に出力されている
。
また、エラースティタスロジック６０５には、照合回路
４０３に設けられた図示せぬ異常検出回路から出力され
る照合回路異常検出信号６０３と、当該演算途中結果照
合装置３０４に設けられた図示せぬタイミング発生回路
の異常検出信号６０４とが入力されている。エラーステ
ィタスロジック６０５はいずれかの異常検出信号が入力
されると、入出力制御回路４０１に入出力阻止信号６０
６を出力するとともに、各処理装置ｃＰＵ−Ａ−Ｃに演
算途中結果照合装置の異常検出信号６０７を送出するよ
うになっている。これを受けた各処理装置ＣＰＵ−Ａ−
Ｃは、第９図に示すように、人出カバッファ制御回路７
０４の人出カバツファ７０２を制御により、演算回路７
０１とデータ転送バス３０１〜３０３の接続を切シ離す
とともに、演算回路７０１がローカルメモリ７０３に格
納されていた演算途中結果にアクセスするように切り換
える。これによって、各処理装置ＣＰＵ−Ａ−Ｃの共通
部となっている演算途中結果照合装置３０４の異常が、
制御装置全体のダウンにまで波及するのを防止すること
ができる。
４０３に設けられた図示せぬ異常検出回路から出力され
る照合回路異常検出信号６０３と、当該演算途中結果照
合装置３０４に設けられた図示せぬタイミング発生回路
の異常検出信号６０４とが入力されている。エラーステ
ィタスロジック６０５はいずれかの異常検出信号が入力
されると、入出力制御回路４０１に入出力阻止信号６０
６を出力するとともに、各処理装置ｃＰＵ−Ａ−Ｃに演
算途中結果照合装置の異常検出信号６０７を送出するよ
うになっている。これを受けた各処理装置ＣＰＵ−Ａ−
Ｃは、第９図に示すように、人出カバッファ制御回路７
０４の人出カバツファ７０２を制御により、演算回路７
０１とデータ転送バス３０１〜３０３の接続を切シ離す
とともに、演算回路７０１がローカルメモリ７０３に格
納されていた演算途中結果にアクセスするように切り換
える。これによって、各処理装置ＣＰＵ−Ａ−Ｃの共通
部となっている演算途中結果照合装置３０４の異常が、
制御装置全体のダウンにまで波及するのを防止すること
ができる。
ところで、第３図図示実施例においては、多重化された
処理装置ＣＰＵ−Ａ−Ｃは、一般に非同期で動作するよ
うになっているが、非同期で多重化制御装置を運転する
場合（特に演算結果の照合を行う場合）、制御信号の出
力タイミングは最も遅れた系に合せることになる。つま
シ、それだけの時間的余裕が持てるプロセスでないと適
用することができないことになる。したがって、少して
もプロセスの変化に対する応答性の向上を図るには、処
理袋ｆ＆ｃＰＵ＝Ａ〜Ｃを同期化運転するととが望まし
い。
処理装置ＣＰＵ−Ａ−Ｃは、一般に非同期で動作するよ
うになっているが、非同期で多重化制御装置を運転する
場合（特に演算結果の照合を行う場合）、制御信号の出
力タイミングは最も遅れた系に合せることになる。つま
シ、それだけの時間的余裕が持てるプロセスでないと適
用することができないことになる。したがって、少して
もプロセスの変化に対する応答性の向上を図るには、処
理袋ｆ＆ｃＰＵ＝Ａ〜Ｃを同期化運転するととが望まし
い。
そこで、演算途中結果照合装置３０４に、複数の処理装
置ＣＰＵ−Ａ−Ｃの演算同期制御機能を持たせた実施例
を第１０図に示す。図に示すように、同期信号を発生す
るタイミング発生回路８０１を設け、この同期信号８０
２を各処理装置ＣＰＵ−Ａ〜Ｃ１人力記憶部４０、出力
記憶部４０４、および照合回路４０３に出力し、それら
の同期をとるようになっている。このような構成とする
゛ことにより、処理装置ＣＰＵ−Ａ−Ｃの演算処理と入
出力処理が同期化されるとともに、演算途中結果照合装
置３０４内のデータ入出力と照合処理等の同期化がなさ
れ、こｉ′＋により１、多重化制御装置の処理の高速化
にも対応できる。
置ＣＰＵ−Ａ−Ｃの演算同期制御機能を持たせた実施例
を第１０図に示す。図に示すように、同期信号を発生す
るタイミング発生回路８０１を設け、この同期信号８０
２を各処理装置ＣＰＵ−Ａ〜Ｃ１人力記憶部４０、出力
記憶部４０４、および照合回路４０３に出力し、それら
の同期をとるようになっている。このような構成とする
゛ことにより、処理装置ＣＰＵ−Ａ−Ｃの演算処理と入
出力処理が同期化されるとともに、演算途中結果照合装
置３０４内のデータ入出力と照合処理等の同期化がなさ
れ、こｉ′＋により１、多重化制御装置の処理の高速化
にも対応できる。
以上説明したように、本発明によれば、制御応答性に優
れ、安定且つ信頼性の高いフィードバック制御を保証す
ることができるとともに、装置を簡単なハードウェアに
より形成することができ、ソフトウェアを大幅に軽液す
ることができるという効果がある。
れ、安定且つ信頼性の高いフィードバック制御を保証す
ることができるとともに、装置を簡単なハードウェアに
より形成することができ、ソフトウェアを大幅に軽液す
ることができるという効果がある。
第１図は本発明を適用可能な多重化制御装置の一例のブ
ロック構成図、第２図および第３図は第１図図示例の動
作を説明するだめの線図、第４図（Ａ）、（Ｂ）は従来
例のブロック構成図、第５図は本発明の一実施例の全体
ブロック構成図、第６図は第５図図示実施例の要部構成
図、第７図乃至第１０図はそれぞれ本発明の他の実施例
のブロック構成図である。 ３０４・・・演算途中結果照合装置、４０１・・・入出
力制御回路、４０２・・・入力記憶部、４０３・・・照
合回路、４０４・・・出力記憶部。 代理人 弁理士 鵜沼辰之 第 １ 口 ｌθ３ ＄ ２ 固 ／θ５ 茅３ 磨 ′θｓ ｔ。 茅 ６− 目 ｌρ８ ＄、ｆ 図 １θ３ 茅７ 月 ３θ４ ０υｔ ３θｊ
ロック構成図、第２図および第３図は第１図図示例の動
作を説明するだめの線図、第４図（Ａ）、（Ｂ）は従来
例のブロック構成図、第５図は本発明の一実施例の全体
ブロック構成図、第６図は第５図図示実施例の要部構成
図、第７図乃至第１０図はそれぞれ本発明の他の実施例
のブロック構成図である。 ３０４・・・演算途中結果照合装置、４０１・・・入出
力制御回路、４０２・・・入力記憶部、４０３・・・照
合回路、４０４・・・出力記憶部。 代理人 弁理士 鵜沼辰之 第 １ 口 ｌθ３ ＄ ２ 固 ／θ５ 茅３ 磨 ′θｓ ｔ。 茅 ６− 目 ｌρ８ ＄、ｆ 図 １θ３ 茅７ 月 ３θ４ ０υｔ ３θｊ
Claims (1)
- 【特許請求の範囲】 １、プロセスから与えられる入力情報を取り込み並行し
て同一の制御処理を施してそれぞれ出力する複数の処理
装置と、該各処理装置から出力される信号を所定の選択
手順に基づいて選択して１つの制御信号として出力する
照合回路と、を備えてなる多重化制御装置のデータ処理
方法において、前記各処理装置における一連の制御処理
の予め定めた単位ステップごとに、各処理装置の演算途
中結果を予め定めた選択手順により照合して１つを選択
し、各処理装置は前記選択された演算途中結果に基づい
て次ステツプの制御処理を実行することを特徴とした多
重化制御装置のデータ処理方法。 ２、プロセスから与えられる入力情報を取り込み並行し
て同一の制御処理を施してそれぞれ出力する複数の処理
装置と、該各処理装置から出力される信号を所定の選択
手順に基づいて選択ビて１つの制御信号として出力する
照合回路と、を備えてなる多重化制御装置のデータ処理
疲賃に幹いて、前記各処理装置における一連の制御処理
の予め定めた単位ステップごとの演算途中結果を記憶す
る入力記憶部と、該入力記憶部内の演算途中結果を読み
出し予め定めた選択手順に・より照合して１つを選択す
る演算途中結果照合回路と、該選択された演算途中結果
を記憶するとともに前記各処理装置から同時にアクセス
可能外出力記憶部と、を有してなる演算途中結果照合装
置を設け、前記各処理装置は前記単位ステップごとの演
算途中結果を前記入力記憶部に転送するとともに、前記
出力記憶部に格納されている演算途中結果を読み出して
次ステツプの制御処理を実行するように構成されたこと
を特徴とする多重化制御装置のデータ処理装置。 ３、特許請求の範囲第２項記載の発明において、前記演
算途中結果照合装置は入力される処理装置異常検出信号
に基づいて□、当該処理装置から転送される演算途中結
果の取り込みを阻止する手段と、前記演算途中結果照合
回路の選択手順を切換える手段を有してなることを特徴
とする多重化処理装置のデータ処理装置。 ４、％許請求の範囲第２項又は第３項記載の発明におい
て、前記演算途中結果照合装置は自己の異常を検出して
前記出力記憶部に対する前記処理装置のアクセスを阻止
するとともに、異常検出信号を前記各処理装置に送出す
る手段を有するものとし、該異常検出信号を受けた各処
理装置は当該処理装置の演算途中結果に基づいて次ステ
ツプの制御処理を実行するように構成されることを特徴
とする多重化制御装置のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219170A JPH0628003B2 (ja) | 1983-11-21 | 1983-11-21 | 多重化制御装置のデ−タ制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219170A JPH0628003B2 (ja) | 1983-11-21 | 1983-11-21 | 多重化制御装置のデ−タ制御方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110001A true JPS60110001A (ja) | 1985-06-15 |
| JPH0628003B2 JPH0628003B2 (ja) | 1994-04-13 |
Family
ID=16731294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219170A Expired - Lifetime JPH0628003B2 (ja) | 1983-11-21 | 1983-11-21 | 多重化制御装置のデ−タ制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628003B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265303A (ja) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | 機能分散型システムの構築方法 |
| JPH01265304A (ja) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | 機能分散型システムのデュプレックス運用方法 |
| JPH02236701A (ja) * | 1989-03-10 | 1990-09-19 | Toshiba Corp | 多重化制御装置 |
| US7958549B2 (en) | 2002-08-20 | 2011-06-07 | Nec Corporation | Attack defending system and attack defending method |
| JP2014015136A (ja) * | 2012-07-10 | 2014-01-30 | Nissan Motor Co Ltd | 車軸支持構造 |
-
1983
- 1983-11-21 JP JP58219170A patent/JPH0628003B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265303A (ja) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | 機能分散型システムの構築方法 |
| JPH01265304A (ja) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | 機能分散型システムのデュプレックス運用方法 |
| JPH02236701A (ja) * | 1989-03-10 | 1990-09-19 | Toshiba Corp | 多重化制御装置 |
| US7958549B2 (en) | 2002-08-20 | 2011-06-07 | Nec Corporation | Attack defending system and attack defending method |
| JP2014015136A (ja) * | 2012-07-10 | 2014-01-30 | Nissan Motor Co Ltd | 車軸支持構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628003B2 (ja) | 1994-04-13 |
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