JPH0410137A - 故障バックアップ方式 - Google Patents
故障バックアップ方式Info
- Publication number
- JPH0410137A JPH0410137A JP2113419A JP11341990A JPH0410137A JP H0410137 A JPH0410137 A JP H0410137A JP 2113419 A JP2113419 A JP 2113419A JP 11341990 A JP11341990 A JP 11341990A JP H0410137 A JPH0410137 A JP H0410137A
- Authority
- JP
- Japan
- Prior art keywords
- computer
- storage device
- computers
- program
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、複数の演算処理装置を利用したプロセス制御
システム等の分散処理システムにおいて、演算処理装置
に故障か発生した場合でも機能か完全に喪失しないよう
にする故障バックアップ方式に関する。
システム等の分散処理システムにおいて、演算処理装置
に故障か発生した場合でも機能か完全に喪失しないよう
にする故障バックアップ方式に関する。
(従来の技術)
現在、プロセス制御なとの分野において、演算処理装置
(以下、単に計算機と称する)とそのソフトウェアによ
って制御ロジックを実現するディジタル制御システムか
使われるようになっている。
(以下、単に計算機と称する)とそのソフトウェアによ
って制御ロジックを実現するディジタル制御システムか
使われるようになっている。
このようなシステムでは、制御のロジックがすべて計算
機によって実現されるため、計算機に発生した故障によ
るシステム全体の機能に与える影響か非常に大きくなる
傾向にある。
機によって実現されるため、計算機に発生した故障によ
るシステム全体の機能に与える影響か非常に大きくなる
傾向にある。
たとえば、単一の計算機ですべての機能を実現した場合
には、その計算機に故障か発生した場合には、システム
全体のダウンにつながり、信頼性の面で問題かある。
には、その計算機に故障か発生した場合には、システム
全体のダウンにつながり、信頼性の面で問題かある。
このようなことから、従来ては制御システムに使われる
計算機の台数を増やし、冗長化することによって信頼性
を向上させているものが多い。
計算機の台数を増やし、冗長化することによって信頼性
を向上させているものが多い。
たとえば、同一機能を有する計算機を3台用いた3重系
のシステムを構成し、各々同一の処理を行わせて出力を
比較し、多数決によってシステムの出力を決定したり、
3つの値の中間の値をシステムの出力とする方式はよく
用いられる方法である。
のシステムを構成し、各々同一の処理を行わせて出力を
比較し、多数決によってシステムの出力を決定したり、
3つの値の中間の値をシステムの出力とする方式はよく
用いられる方法である。
また、これらのほかにも、複数台の計算機を用いたシス
テムで通常は1台の計算機のみが機能を実行し、他は万
一その計算機に故障が発生した場合のバックアップとす
る方式も用いられる。このような方式では、計算機に故
障が検知されると、その故障した計算機が系から切り離
され、その計算機と同一機能を持つバックアップの計算
機がそれに変って処理を実行する。
テムで通常は1台の計算機のみが機能を実行し、他は万
一その計算機に故障が発生した場合のバックアップとす
る方式も用いられる。このような方式では、計算機に故
障が検知されると、その故障した計算機が系から切り離
され、その計算機と同一機能を持つバックアップの計算
機がそれに変って処理を実行する。
以上のような複数台の計算機を用いた方式では、信頼性
の面では単一系に比べるとかなり向上するものの、コス
トの面ではかなり増大することになる。特に、同一機能
の計算機を複数用いることになるのでコスト面での負荷
が相等大きくなる。
の面では単一系に比べるとかなり向上するものの、コス
トの面ではかなり増大することになる。特に、同一機能
の計算機を複数用いることになるのでコスト面での負荷
が相等大きくなる。
このようなことから、複数の計算機か通常は各々別のプ
ログラムを実行し、万一どれかの計算機に故障か発生し
た場合に、他の計算機がその計算機の機能を分担し合い
、全体としての機能を確保しようとする方式が用いられ
ている。
ログラムを実行し、万一どれかの計算機に故障か発生し
た場合に、他の計算機がその計算機の機能を分担し合い
、全体としての機能を確保しようとする方式が用いられ
ている。
このような方式で従来用いられているものを第3図に示
す。
す。
システムを構成する計算機31.32は通常、各々個別
の機能(プログラム)を実行している。
の機能(プログラム)を実行している。
計算機31.32は入出力装置33と信号線34を介し
て結合され、制御対象のプロセスから信号を取込みつつ
制御機能を実行する。
て結合され、制御対象のプロセスから信号を取込みつつ
制御機能を実行する。
一方、各々の計算機31.32から共通にデータアクセ
ス可能なバックアップ記憶装置35が備えられている。
ス可能なバックアップ記憶装置35が備えられている。
このバックアップ記憶装置35は各々の計算機31.3
2で実行するプログラムがすべて集中的に格納されてい
る。通常は各々の計算機31.32はバックアップ記憶
装置35に頼ることなく、自分自身が内蔵するローカル
の記憶装置に記憶されるプログラムを実行して各々の機
能を果す。万一、何れかの計算機31また32に故障か
発生してその機能を果せなくなる状況におちいると、バ
ックアップ記憶装置35のプログラムを健全な計算機3
1また32にロードし、システム全体としての機能は確
保できるようにする。
2で実行するプログラムがすべて集中的に格納されてい
る。通常は各々の計算機31.32はバックアップ記憶
装置35に頼ることなく、自分自身が内蔵するローカル
の記憶装置に記憶されるプログラムを実行して各々の機
能を果す。万一、何れかの計算機31また32に故障か
発生してその機能を果せなくなる状況におちいると、バ
ックアップ記憶装置35のプログラムを健全な計算機3
1また32にロードし、システム全体としての機能は確
保できるようにする。
(発明が解決しようとする課題)
このような従来の方法によると、万一計算機に故障が発
生した場合にバックアップ記憶装置から健全な計算機に
プログラムを切替えてロードする機構か複雑となり、コ
スト面での負荷が増大する。
生した場合にバックアップ記憶装置から健全な計算機に
プログラムを切替えてロードする機構か複雑となり、コ
スト面での負荷が増大する。
また、万一バックアップ記憶装置に故障か発生した場合
には、システム全体の機能ダウンとなり、信頼性面でも
問題となる可能性が有る。
には、システム全体の機能ダウンとなり、信頼性面でも
問題となる可能性が有る。
本発明は、以上のような事情に鑑みてなされたものであ
り、その目的とするところはコストが低く、信頼性の高
い故障バックアップ方式を提供することにある。
り、その目的とするところはコストが低く、信頼性の高
い故障バックアップ方式を提供することにある。
[発明の構成]
(課題を解決するための手段)
上記目的を達成する本発明の故障バックアップ方式は、
複数の独立するプログラムを格納する記憶装置と、該記
憶装置内のプログラムを実行する複数の演算処理装置と
から構成される分散処理システムにおいて、前記演算処
理装置内に前記記憶装置内の実行プログラムの最小アド
レスと最大アドレスを各々格納する2個のレジスタと、
該レジスタの値を任意の値に変更するアドレス変更機能
とを備え、他方の演算処理装置に発生した故障信号によ
って前記アドレス変更機能により前記レジスタのアドレ
スを変更し、当該演算処理装置の実行プログラムの範囲
を前記故障した演算処理装置の実行プログラムの範囲を
含む範囲に変更することを特徴とする。
複数の独立するプログラムを格納する記憶装置と、該記
憶装置内のプログラムを実行する複数の演算処理装置と
から構成される分散処理システムにおいて、前記演算処
理装置内に前記記憶装置内の実行プログラムの最小アド
レスと最大アドレスを各々格納する2個のレジスタと、
該レジスタの値を任意の値に変更するアドレス変更機能
とを備え、他方の演算処理装置に発生した故障信号によ
って前記アドレス変更機能により前記レジスタのアドレ
スを変更し、当該演算処理装置の実行プログラムの範囲
を前記故障した演算処理装置の実行プログラムの範囲を
含む範囲に変更することを特徴とする。
(作 用)
本発明では、複数の演算処理装置のうち何れかの演算処
理装置に発生した故障信号によって実行プログラムの最
小アドレスと最大アドレスを各々格納する2個のレジス
タのアドレスを変更し、正常な演算処理装置の実行プロ
グラムの範囲を前記故障した演算処理装置の実行プログ
ラムの範囲を含む範囲に変更する。
理装置に発生した故障信号によって実行プログラムの最
小アドレスと最大アドレスを各々格納する2個のレジス
タのアドレスを変更し、正常な演算処理装置の実行プロ
グラムの範囲を前記故障した演算処理装置の実行プログ
ラムの範囲を含む範囲に変更する。
(実施例)
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第1図はプロセス制御システム等を分散型システムで実
現した場合の一実施例である。
現した場合の一実施例である。
本システムは4つの計算機11a、llb、11c
lldで構成される。4つの計算機は信号線12を介し
て入出力装置13a、’13b、13c 13dに結
合されている。
lldで構成される。4つの計算機は信号線12を介し
て入出力装置13a、’13b、13c 13dに結
合されている。
システムを構成する計算機11a、llb、11c
lldには、各々記憶装置14a 〜14dと、実行す
るプログラムの最小アドレスを格納するレジスタ15a
〜15d1および最大アドレスを格納するレジスタ16
a〜16dが設けられている。
lldには、各々記憶装置14a 〜14dと、実行す
るプログラムの最小アドレスを格納するレジスタ15a
〜15d1および最大アドレスを格納するレジスタ16
a〜16dが設けられている。
各計算機11a〜lid内の記憶装置14a〜14dに
は、各々の計算機11a〜lldて実行するプログラム
を統合した同一のプログラムか格納されている。通常は
各々の計算機11a〜11d内のレジスタ15a〜15
dルジスタ16a〜16dによってその計算機で実行す
るプログラムの範囲か指定され、各々個別の機能を果し
ている。
は、各々の計算機11a〜lldて実行するプログラム
を統合した同一のプログラムか格納されている。通常は
各々の計算機11a〜11d内のレジスタ15a〜15
dルジスタ16a〜16dによってその計算機で実行す
るプログラムの範囲か指定され、各々個別の機能を果し
ている。
例えば、図に示すように、計算機11aでは記憶装置1
4aの最も上位の範囲のプログラムを、計算機11bで
は記憶装置14bの第2位の範囲のプロクラムを、計算
機11cては記憶装置14Cの第3位の範囲のプログラ
ムを、計算機11bでは記憶装置14dの最下位の範囲
のプログラムを実行するようにレジスタ15a〜15d
、レジスタ16a〜16dの値か設定されている。
4aの最も上位の範囲のプログラムを、計算機11bで
は記憶装置14bの第2位の範囲のプロクラムを、計算
機11cては記憶装置14Cの第3位の範囲のプログラ
ムを、計算機11bでは記憶装置14dの最下位の範囲
のプログラムを実行するようにレジスタ15a〜15d
、レジスタ16a〜16dの値か設定されている。
各計算機11a〜lldは、入出力装置13a〜13d
と信号線12を介して対話を行い、制御対象の信号を取
込みっつ制御機能を実行する。
と信号線12を介して対話を行い、制御対象の信号を取
込みっつ制御機能を実行する。
通常、このような制御計算機の機能は制御処理プログラ
ムを繰り返し実行することによって実現される。すなわ
ち、プログラムか無限にループを繰り返すことで対象の
制御を実現する。
ムを繰り返し実行することによって実現される。すなわ
ち、プログラムか無限にループを繰り返すことで対象の
制御を実現する。
本システムにおいては記憶装置14a〜14d上のプロ
グラムのレジスタ15a〜15dて示されるアドレスの
命令から実行を始め、順次処理を進めていってレジスタ
16a〜16dて示されるアドレスの命令に、レジスタ
15a〜15dで示されるアドレスに戻るという命令を
格納しておくことにより、レジスタ15a〜15dとレ
ジスタ16a〜16dで示されるアドレス間で繰り返し
処理を実行する。複数の入出力装置138〜13dのう
ちのどの入出力装置と対話を行うかは、各プログラム内
で記述されているので、通常は計算機11a〜11dと
入出力装置13a−13dは1対1に対応して処理を行
うことができる。
グラムのレジスタ15a〜15dて示されるアドレスの
命令から実行を始め、順次処理を進めていってレジスタ
16a〜16dて示されるアドレスの命令に、レジスタ
15a〜15dで示されるアドレスに戻るという命令を
格納しておくことにより、レジスタ15a〜15dとレ
ジスタ16a〜16dで示されるアドレス間で繰り返し
処理を実行する。複数の入出力装置138〜13dのう
ちのどの入出力装置と対話を行うかは、各プログラム内
で記述されているので、通常は計算機11a〜11dと
入出力装置13a−13dは1対1に対応して処理を行
うことができる。
このような状況でとれかの計算機に故障か発生した場合
を考える。たとえば計算機11bに故障が発生した場合
を仮定する。
を考える。たとえば計算機11bに故障が発生した場合
を仮定する。
計算機11bに故障か発生したことが計算機11aに伝
えられると、割込みがかかり、割込み処理プログラムか
動く。割込み処理プログラムで計算機11a側の記憶装
置14aのレジスタ16aに示されたアドレスの命令の
ジャンプ先のアドレスかレジスタ15bに格納されてい
る値に書き換えられ、レジスタ16aにはレジスタ16
bの値が格納される。また、記憶装置14aのレジスタ
16b(現在はレジスタ16aにも同し値が格納されて
いる)に示されたアドレスの命令のジャンプ先のアドレ
スをレジスタllaの値に変更する。
えられると、割込みがかかり、割込み処理プログラムか
動く。割込み処理プログラムで計算機11a側の記憶装
置14aのレジスタ16aに示されたアドレスの命令の
ジャンプ先のアドレスかレジスタ15bに格納されてい
る値に書き換えられ、レジスタ16aにはレジスタ16
bの値が格納される。また、記憶装置14aのレジスタ
16b(現在はレジスタ16aにも同し値が格納されて
いる)に示されたアドレスの命令のジャンプ先のアドレ
スをレジスタllaの値に変更する。
以上のようにすることにより、計算機11aでは従来計
算機11aて行っていた処理に加えて、計算機11bで
行っていた処理のプログラムも実行できるようになり、
計算機11bの機能がバックアップされる。
算機11aて行っていた処理に加えて、計算機11bで
行っていた処理のプログラムも実行できるようになり、
計算機11bの機能がバックアップされる。
一方、計算機11bに故障か発生したことが計算機11
cに伝えられた場合には、同様に割込み処理プログラム
で、計算機11cの記憶装置14Cのレジスタ16bに
示されたアドレスの命令のジャンプ先のアドレスをレジ
スタ15cに格納されている値に書き換え、レジスタ1
5cはレジスタ15bの値に、レジスタ16cに格納さ
れているアドレスの命令のジャンプ先のアドレスをレジ
スタ15b(現在はレジスタ15Cにも同じ値が格納さ
れそいる)の値に変更する。
cに伝えられた場合には、同様に割込み処理プログラム
で、計算機11cの記憶装置14Cのレジスタ16bに
示されたアドレスの命令のジャンプ先のアドレスをレジ
スタ15cに格納されている値に書き換え、レジスタ1
5cはレジスタ15bの値に、レジスタ16cに格納さ
れているアドレスの命令のジャンプ先のアドレスをレジ
スタ15b(現在はレジスタ15Cにも同じ値が格納さ
れそいる)の値に変更する。
このようにして計算機11bの機能は計算機11Cで実
行できるようになり故障がノ<、ソファ1.プされる。
行できるようになり故障がノ<、ソファ1.プされる。
また人出口との関係はプログラムに記述されているので
、その対応も正確にノく・ンクア・ツブされる。
、その対応も正確にノく・ンクア・ツブされる。
以上のように、故障が発生したことかその上位・下位の
どちらの計算機に伝えられるかによって割込みの処理内
容は多少異なるが、どちらの場合もその計算機が故障し
た計算機の機能を実行スピードは落ちるもののバッファ
・ツブすることが可能である。
どちらの計算機に伝えられるかによって割込みの処理内
容は多少異なるが、どちらの場合もその計算機が故障し
た計算機の機能を実行スピードは落ちるもののバッファ
・ツブすることが可能である。
以上の実施例によれば、故障が発生した計算機のバック
アップは確実に行われ、しかも複雑なノ(スの切換え機
能が不要であるのでコストが低減され、 また、バックアップを実現する機構が各計算機に分散し
ているので高い信頼性を実現することかできる。
アップは確実に行われ、しかも複雑なノ(スの切換え機
能が不要であるのでコストが低減され、 また、バックアップを実現する機構が各計算機に分散し
ているので高い信頼性を実現することかできる。
第2図に本発明の他の実施例を示す。
本実施例は前に示した実施例よりもさらにコスト面での
低減を図ったものである。
低減を図ったものである。
すなわち、この実施例では、第1図の)1ス構成を図に
示すようなりロスバ一方式にし、記憶装置242〜24
dを一元化して、どの計算機21a〜21dからもアク
セス可能にする。また、各計重機21a〜21dは、ク
ロスバ−を介して入出力装置23a〜23dと接続して
いる。記憶装置24a〜24d全体で1つのメモリ空間
を作る計算機21a〜21d内には、前と同様最小アド
レスと最大アドレスを示すレジスタ25a〜25d12
6a〜26dを設け、それにより各計算機21a〜21
dがどのメモリ空間のプログラムを実行するかが示され
ている。
示すようなりロスバ一方式にし、記憶装置242〜24
dを一元化して、どの計算機21a〜21dからもアク
セス可能にする。また、各計重機21a〜21dは、ク
ロスバ−を介して入出力装置23a〜23dと接続して
いる。記憶装置24a〜24d全体で1つのメモリ空間
を作る計算機21a〜21d内には、前と同様最小アド
レスと最大アドレスを示すレジスタ25a〜25d12
6a〜26dを設け、それにより各計算機21a〜21
dがどのメモリ空間のプログラムを実行するかが示され
ている。
このように構成することにより、通常計算機21aと記
憶装置24aと入出力装置23aのように同じ英記号の
ついた3つ組で各機能を実行している。万一 どれかの
計算機21a〜21dに故障が発生すると、前に述べた
実施例の処理か行われ、計算機21a〜21dと記憶装
置24a〜24d、人出口装置23a〜23dの組合せ
が変えられて故障のバックアップが実現される。
憶装置24aと入出力装置23aのように同じ英記号の
ついた3つ組で各機能を実行している。万一 どれかの
計算機21a〜21dに故障が発生すると、前に述べた
実施例の処理か行われ、計算機21a〜21dと記憶装
置24a〜24d、人出口装置23a〜23dの組合せ
が変えられて故障のバックアップが実現される。
[発明の効果]
以上のように本発明の故障バックアップ方式によれば、
システムを構成する計算機の一部に故障か発生した場合
の他の計算機によるバックアップか低コストで実現でき
、しかもその機構が各計算機に個別に実現されるので高
信頼性を実現できる。
システムを構成する計算機の一部に故障か発生した場合
の他の計算機によるバックアップか低コストで実現でき
、しかもその機構が各計算機に個別に実現されるので高
信頼性を実現できる。
第1図は本発明の一実施例による故障バックアップ方式
を示すブロック図、第2図は本発明の他の実施例による
故障バックアップ方式を示すブロック図、第3図は従来
方式による故障バックアップ方式を示すブロック図であ
る。 11a 〜lid、21a 〜21d−・・計算機、1
2・・・信号線、13a 〜13d、23a 〜23d
−・・入出力装置、14a 〜14d、24a 〜24
d・・・記憶装置、15a 〜15d、16a 〜16
d、25a 〜25d、26a 〜26d−・・レジス
タ。 出願人 株式会社 東芝
を示すブロック図、第2図は本発明の他の実施例による
故障バックアップ方式を示すブロック図、第3図は従来
方式による故障バックアップ方式を示すブロック図であ
る。 11a 〜lid、21a 〜21d−・・計算機、1
2・・・信号線、13a 〜13d、23a 〜23d
−・・入出力装置、14a 〜14d、24a 〜24
d・・・記憶装置、15a 〜15d、16a 〜16
d、25a 〜25d、26a 〜26d−・・レジス
タ。 出願人 株式会社 東芝
Claims (1)
- 【特許請求の範囲】 複数の独立するプログラムを格納する記憶装置と、該記
憶装置内のプログラムを実行する複数の演算処理装置と
から構成される分散処理システムにおいて、 前記演算処理装置内に前記記憶装置内の実行プログラム
の最小アドレスと最大アドレスを各々格納する2個のレ
ジスタと、該レジスタの値を任意の値に変更するアドレ
ス変更機能とを備え、他方の演算処理装置に発生した故
障信号によって前記アドレス変更機能により前記レジス
タのアドレスを変更し、当該演算処理装置の実行プログ
ラムの範囲を前記故障した演算処理装置の実行プログラ
ムの範囲を含む範囲に変更することを特徴とする故障バ
ックアップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113419A JPH0410137A (ja) | 1990-04-27 | 1990-04-27 | 故障バックアップ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113419A JPH0410137A (ja) | 1990-04-27 | 1990-04-27 | 故障バックアップ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410137A true JPH0410137A (ja) | 1992-01-14 |
Family
ID=14611774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113419A Pending JPH0410137A (ja) | 1990-04-27 | 1990-04-27 | 故障バックアップ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007113102A (ja) * | 2005-10-24 | 2007-05-10 | Ishifuku Metal Ind Co Ltd | Ag基合金からなるスパッタリングターゲット材または蒸着材料および薄膜 |
-
1990
- 1990-04-27 JP JP2113419A patent/JPH0410137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007113102A (ja) * | 2005-10-24 | 2007-05-10 | Ishifuku Metal Ind Co Ltd | Ag基合金からなるスパッタリングターゲット材または蒸着材料および薄膜 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5568609A (en) | Data processing system with path disconnection and memory access failure recognition | |
| US5832251A (en) | Emulation device | |
| US6865636B1 (en) | Multitasking processor system for monitoring interrupt events | |
| JPH0410137A (ja) | 故障バックアップ方式 | |
| US5574932A (en) | One-chip microcomputer and program development/evaluation system therefor | |
| EP0418030A2 (en) | Improvements in and relating to stable memory circuits | |
| JPS60110001A (ja) | 多重化制御装置のデ−タ制御方法及び装置 | |
| JPH03219360A (ja) | マルチプロセッサ制御方式 | |
| JPS6239792B2 (ja) | ||
| JPH04148363A (ja) | マルチコンピュータシステム | |
| JPS6314242A (ja) | メモリ拡張方式 | |
| JPH0751609Y2 (ja) | プログラマブルコントローラの故障情報記憶回路 | |
| KR0164769B1 (ko) | 시스템 프로그램 실행 방법 | |
| JP2640139B2 (ja) | メモリカード | |
| JPS63278159A (ja) | 情報処理装置 | |
| JPH0477930A (ja) | マイクロコンピュータ | |
| JPH06175929A (ja) | 二重化主記憶装置 | |
| JPS6411975B2 (ja) | ||
| JPS5833974B2 (ja) | マルチコンピユ−タシステムの立上げ装置 | |
| JPH0195349A (ja) | 入出力装置 | |
| JPH031697A (ja) | ディジタルトランクのメモリ管理回路 | |
| JPH03192445A (ja) | 仮想計算機システム | |
| JPS6222149A (ja) | プロセス切り換え方式 | |
| JPS63249244A (ja) | メモリ制御方式 | |
| JPS62251934A (ja) | Romに記憶したプログラムのデバツグ機能を有する制御装置 |