JPS60113445A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS60113445A JPS60113445A JP22093883A JP22093883A JPS60113445A JP S60113445 A JPS60113445 A JP S60113445A JP 22093883 A JP22093883 A JP 22093883A JP 22093883 A JP22093883 A JP 22093883A JP S60113445 A JPS60113445 A JP S60113445A
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- JP
- Japan
- Prior art keywords
- wiring
- metal
- groove
- electrode wiring
- evaporation
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子の電極配線の形成方法に関するもの
である、 近年半導体素子の応用範囲は広がシその要求性能も上が
ってきている。半導体素子の性能向上の一つの手法に微
細加工がある。これは、高周波動作あるいは集積回路の
高集積化に対応するものである。この微細化を行うと当
然金属配線パターンも微細になり配線抵抗、インダクタ
ンスが大きくなり、また、許容電流が小さくなってしま
う。
である、 近年半導体素子の応用範囲は広がシその要求性能も上が
ってきている。半導体素子の性能向上の一つの手法に微
細加工がある。これは、高周波動作あるいは集積回路の
高集積化に対応するものである。この微細化を行うと当
然金属配線パターンも微細になり配線抵抗、インダクタ
ンスが大きくなり、また、許容電流が小さくなってしま
う。
本発明は、上記問題点を解決する手法の一つを提供する
もので、配線抵抗を低くしたい配線又は許容電流を大き
くしたい配線の下の絶縁層に溝を設けておき、金属配線
材料を蒸着或いはスパッタ等でつけた後、表面を機械的
に研磨することにより絶縁層の溝を設けた部分のみ配線
材料が残るようにし、その後で再度金属配線材料をつけ
て配線を形成する。
もので、配線抵抗を低くしたい配線又は許容電流を大き
くしたい配線の下の絶縁層に溝を設けておき、金属配線
材料を蒸着或いはスパッタ等でつけた後、表面を機械的
に研磨することにより絶縁層の溝を設けた部分のみ配線
材料が残るようにし、その後で再度金属配線材料をつけ
て配線を形成する。
通常の半導体素子では一回の配線形成を行っており、一
様の厚さとなってしまう。この配線の厚さは微細化の為
には薄くする必要があシ、また配線抵抗或いは許容電流
の観点からは厚くする必要がある。本発明によれば、配
線の厚さを変えることができ、必要な部分のみ厚く形成
することが可能であり、上記通常の半導体素子の問題点
を解決することができる。
様の厚さとなってしまう。この配線の厚さは微細化の為
には薄くする必要があシ、また配線抵抗或いは許容電流
の観点からは厚くする必要がある。本発明によれば、配
線の厚さを変えることができ、必要な部分のみ厚く形成
することが可能であり、上記通常の半導体素子の問題点
を解決することができる。
以下に実施例に従って説明する。
第1図は通常の半導体素子のベレットの断面図であり、
拡散領域2のように半導体素子が拡散形成された半導体
基板1の表面に絶縁層3を介して電極配線4が形成さ扛
ている。かかる構造では電極配線4の厚さは一様になら
ざるを得ない。
拡散領域2のように半導体素子が拡散形成された半導体
基板1の表面に絶縁層3を介して電極配線4が形成さ扛
ている。かかる構造では電極配線4の厚さは一様になら
ざるを得ない。
第2図に示す本発明の一実施例によれば拡散層12を有
する半導体基板11上の絶縁膜13に厚さの厚い電極配
線を形成したい部分に溝15を設け、第1回目の金属蒸
着を行い、この蒸着金属が溝5内にのみ残るように表面
研磨等により蒸着金属を除去した後、第2回目の金属蒸
着を行い、この蒸着金属を選択エツチングして所定の電
極配線14を形成する。このようにすれば1部分的に厚
い電極配線14を形成することが可能である。
する半導体基板11上の絶縁膜13に厚さの厚い電極配
線を形成したい部分に溝15を設け、第1回目の金属蒸
着を行い、この蒸着金属が溝5内にのみ残るように表面
研磨等により蒸着金属を除去した後、第2回目の金属蒸
着を行い、この蒸着金属を選択エツチングして所定の電
極配線14を形成する。このようにすれば1部分的に厚
い電極配線14を形成することが可能である。
同、金属は蒸着に限らず、スパッタによってつけてもよ
く、第1回目の蒸着金属は研磨除去に限らず、その他の
方法で除去しても良いことは明らかである。
く、第1回目の蒸着金属は研磨除去に限らず、その他の
方法で除去しても良いことは明らかである。
第1図は従来の半導体素子のベレット断面図である。第
2図は本発明の一実施例によって得られる半導体素子の
ベレット断面図である。 1.11・・・・半導体基板、2,12 ・拡散層。 3.13・・・・・絶縁層、4.14・・ ・配線、1
5・・・・・溝。
2図は本発明の一実施例によって得られる半導体素子の
ベレット断面図である。 1.11・・・・半導体基板、2,12 ・拡散層。 3.13・・・・・絶縁層、4.14・・ ・配線、1
5・・・・・溝。
Claims (1)
- 半導体素子の表面絶縁体に溝を設けまた後、第1の金属
配線材料を蒸着或いはスパッタでつけて前記溝内に前記
第1の金属配線材料を設けた後、表面を研磨して再度第
2の金属配線材料を蒸着或いはスパッタ等でつけること
を特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22093883A JPS60113445A (ja) | 1983-11-24 | 1983-11-24 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22093883A JPS60113445A (ja) | 1983-11-24 | 1983-11-24 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113445A true JPS60113445A (ja) | 1985-06-19 |
Family
ID=16758906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22093883A Pending JPS60113445A (ja) | 1983-11-24 | 1983-11-24 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113445A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473638A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
| JPH11214508A (ja) * | 1998-01-26 | 1999-08-06 | Nec Corp | 半導体装置 |
| US6849888B2 (en) | 2002-09-24 | 2005-02-01 | Renesas Technology Corp. | Semiconductor memory device, nonvolatile memory device and magnetic memory device provided with memory elements and interconnections |
| JP2011091308A (ja) * | 2009-10-26 | 2011-05-06 | Denso Corp | 配線基板 |
-
1983
- 1983-11-24 JP JP22093883A patent/JPS60113445A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473638A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
| JPH11214508A (ja) * | 1998-01-26 | 1999-08-06 | Nec Corp | 半導体装置 |
| US6849888B2 (en) | 2002-09-24 | 2005-02-01 | Renesas Technology Corp. | Semiconductor memory device, nonvolatile memory device and magnetic memory device provided with memory elements and interconnections |
| JP2011091308A (ja) * | 2009-10-26 | 2011-05-06 | Denso Corp | 配線基板 |
| CN102056403A (zh) * | 2009-10-26 | 2011-05-11 | 株式会社电装 | 印制线路板 |
| US8426747B2 (en) | 2009-10-26 | 2013-04-23 | Denso Corporation | Printed wiring board |
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