JPS61174663A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61174663A JPS61174663A JP1476285A JP1476285A JPS61174663A JP S61174663 A JPS61174663 A JP S61174663A JP 1476285 A JP1476285 A JP 1476285A JP 1476285 A JP1476285 A JP 1476285A JP S61174663 A JPS61174663 A JP S61174663A
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- insulating film
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置さらに詳しくは半導体装置の容量
部の構造に関するものである。
部の構造に関するものである。
従来この種の半導体装置は、所定の不純物拡散層が形成
された半導体基板表面に絶縁膜を層着し。
された半導体基板表面に絶縁膜を層着し。
さらにこの絶縁膜上に導電性薄膜電極を付し、さらに絶
縁膜で扱った構造の容量部を有し、その断゛ 面は第
５図および第６図の如きものであった。
縁膜で扱った構造の容量部を有し、その断゛ 面は第
５図および第６図の如きものであった。
すなわち第５．６図に示すごとく、半導体基板１の表面
に絶縁膜８を層着し、さらに導電性薄膜電極４を付し、
その電極をさらに絶縁膜５で被覆する構造の容量部をも
ち、基板表面が平担な本の（第５図）および溝を有する
もの（第６図）が一般的であった。
に絶縁膜８を層着し、さらに導電性薄膜電極４を付し、
その電極をさらに絶縁膜５で被覆する構造の容量部をも
ち、基板表面が平担な本の（第５図）および溝を有する
もの（第６図）が一般的であった。
容量部が平担な構造（第５図）では、半導体装置のパタ
ーン微細化が進み容量部の面積が小さくなるに伴い、蓄
積可能な電荷すなわち容量も小さくカリ、回路設計上の
障害となったり、回路動作のマージンが小さくなると同
時に、微細ノ（ターンとして製造する製品の歩留１品質
の低下をもたらす。
ーン微細化が進み容量部の面積が小さくなるに伴い、蓄
積可能な電荷すなわち容量も小さくカリ、回路設計上の
障害となったり、回路動作のマージンが小さくなると同
時に、微細ノ（ターンとして製造する製品の歩留１品質
の低下をもたらす。
容量部が段差のある構造（第６図）の場合は、平担な場
合より溝の分だけ容量を増大させることができるが、さ
らに容量部の面積を小さくするためには、溝の数を増す
か溝の深さを深くシ女ければならず、絶縁膜および導電
性膜を成長させる上で技術的困難が生ずる。要するに同
−面積内においては、溝の数で容量を増大させよ、うと
すれば溝を浅くせざるを得す、また溝の深さで容量を増
大しようとすれば溝の数を少くなくせざるを得す、した
がって段差のある構造にするだけでは、容量部をよシ小
さい面積でより大きい容量を得ることは期待できない。
合より溝の分だけ容量を増大させることができるが、さ
らに容量部の面積を小さくするためには、溝の数を増す
か溝の深さを深くシ女ければならず、絶縁膜および導電
性膜を成長させる上で技術的困難が生ずる。要するに同
−面積内においては、溝の数で容量を増大させよ、うと
すれば溝を浅くせざるを得す、また溝の深さで容量を増
大しようとすれば溝の数を少くなくせざるを得す、した
がって段差のある構造にするだけでは、容量部をよシ小
さい面積でより大きい容量を得ることは期待できない。
本発明は従来の半導体装置よりも容量の大きい容量部を
有する半導体装置を提供するものである。
有する半導体装置を提供するものである。
本発明は、所定の不純物拡散層が形成された半導体基板
表面に絶縁膜を付け、絶縁膜表面に適当な面積を有する
導電性薄膜電極を持つ容量部が形成された半導体装置に
おいて、前記導電性薄膜電極が付けられた領域の半導体
基板表面が階段状の溝を有することを特徴とするもので
ある。
表面に絶縁膜を付け、絶縁膜表面に適当な面積を有する
導電性薄膜電極を持つ容量部が形成された半導体装置に
おいて、前記導電性薄膜電極が付けられた領域の半導体
基板表面が階段状の溝を有することを特徴とするもので
ある。
本発明の１例を第１図に容量部所面図として示す。第１
図で明らかな如く、半導体基板１はその表面が階段状の
溝を有し、その表面に絶縁膜８を有し、絶縁膜８上に導
電性薄膜電極４が付され、絶縁膜５で被覆された構造の
容量部が形成されている。この形成方法についてさらに
第２〜４図を用いて説明する。
図で明らかな如く、半導体基板１はその表面が階段状の
溝を有し、その表面に絶縁膜８を有し、絶縁膜８上に導
電性薄膜電極４が付され、絶縁膜５で被覆された構造の
容量部が形成されている。この形成方法についてさらに
第２〜４図を用いて説明する。
必要に応じて不純物拡散層が形成された半導体基板１０
表面に、フォトエツチング工程でフォトレジストパター
ン２ａを形成する。このフォトレジストを保護膜として
、例えば反応性プラズマエツチング処理等の異方性エツ
チングを施し、半導体基板の１部をエツチングし、第１
の溝６を形成する（第２図）。次にフォトレジスト２ａ
を除去した後再び第２回目のフォトエツチング工程で７
オトレジストパターン２ｂを溝６の内部まで形成し、フ
ォトレジストを保護膜として前回と同様に例えば反応性
プラズマエツチング処理等の異方性エツチングを施し溝
７を形成する（２４１８図）、これら−を何度もくり返
すことにより、何段階もの階段状の溝を形成することが
できる。次にフォトレジストを除去し、その後容量部の
電極間誘電体となるべき絶縁膜８を付し、さらにアルミ
ニウム、双結晶シリコン等の導電性薄膜を付け、ついで
その導電性薄膜電極が所望の面積形状になるごとくフォ
トレジストパターン’Ｑａを形成しく第４図）、このフ
ォトレジストパターン２Ｃを保護膜としてエツチングし
て絶縁膜８および電極４の不要部分金除去し、ついでフ
ォトレジストを除去し、その後電極を絶縁保題するため
に絶縁膜５を層着し容量部が完成する（第１図）。
表面に、フォトエツチング工程でフォトレジストパター
ン２ａを形成する。このフォトレジストを保護膜として
、例えば反応性プラズマエツチング処理等の異方性エツ
チングを施し、半導体基板の１部をエツチングし、第１
の溝６を形成する（第２図）。次にフォトレジスト２ａ
を除去した後再び第２回目のフォトエツチング工程で７
オトレジストパターン２ｂを溝６の内部まで形成し、フ
ォトレジストを保護膜として前回と同様に例えば反応性
プラズマエツチング処理等の異方性エツチングを施し溝
７を形成する（２４１８図）、これら−を何度もくり返
すことにより、何段階もの階段状の溝を形成することが
できる。次にフォトレジストを除去し、その後容量部の
電極間誘電体となるべき絶縁膜８を付し、さらにアルミ
ニウム、双結晶シリコン等の導電性薄膜を付け、ついで
その導電性薄膜電極が所望の面積形状になるごとくフォ
トレジストパターン’Ｑａを形成しく第４図）、このフ
ォトレジストパターン２Ｃを保護膜としてエツチングし
て絶縁膜８および電極４の不要部分金除去し、ついでフ
ォトレジストを除去し、その後電極を絶縁保題するため
に絶縁膜５を層着し容量部が完成する（第１図）。
実際の半導体装置に於ては、さらに金属配線パターンや
絶縁膜を容量部の上部に形成する場合もあるし、コンタ
クト開孔を導電性薄膜電極４の上に形成する場合もある
。この方法で形成した容量部は、絶縁膜８と半導体基板
上の界面が階段状の溝を有しており、実効的な電極面積
が平担な場合（第５図）よりも、か々シ大きくなってい
る。又、溝の部分が広く取れ、各段差が小さいため薄層
層着が技術的に容易に表るので全体として溝を深くする
ことができる。したがって従来の溝１ヶの形状の場合（
第６図）よりも溝の深さが深い分だけ容量を大きく取れ
る。
絶縁膜を容量部の上部に形成する場合もあるし、コンタ
クト開孔を導電性薄膜電極４の上に形成する場合もある
。この方法で形成した容量部は、絶縁膜８と半導体基板
上の界面が階段状の溝を有しており、実効的な電極面積
が平担な場合（第５図）よりも、か々シ大きくなってい
る。又、溝の部分が広く取れ、各段差が小さいため薄層
層着が技術的に容易に表るので全体として溝を深くする
ことができる。したがって従来の溝１ヶの形状の場合（
第６図）よりも溝の深さが深い分だけ容量を大きく取れ
る。
前述した実施例において、容量部の形状１寸法及び階段
の幅１階段の深さ１階段の形状、数は、自由に選択でき
るし、段の側面は垂直のみに限らず傾斜面でもよい、又
絶縁膜８は、絶縁膜の多重構造に変更でき、導電性薄膜
電極４も多層構造に変更できる。
の幅１階段の深さ１階段の形状、数は、自由に選択でき
るし、段の側面は垂直のみに限らず傾斜面でもよい、又
絶縁膜８は、絶縁膜の多重構造に変更でき、導電性薄膜
電極４も多層構造に変更できる。
以上説明したように本発明は、容量部を階段状にするこ
とにより、同面積内に容量の大きい容量部を形成するこ
とができ、回路設計上の障害となったシ、回路動作のマ
ージンが小さい等の性能低下をもたらすことがないばか
りか、微細パターンとして製造した製品の歩留１品質を
低下させない。
とにより、同面積内に容量の大きい容量部を形成するこ
とができ、回路設計上の障害となったシ、回路動作のマ
ージンが小さい等の性能低下をもたらすことがないばか
りか、微細パターンとして製造した製品の歩留１品質を
低下させない。
又、導電性薄膜電極の形成についても技術的問題を少く
するという効果がある。
するという効果がある。
【図面の簡単な説明】
第１図は本発明の１例を示す断面図、第２〜４図は本発
明の半導体装置を製造する工程を説明する断面図、第５
〜６図は従来の半導体装置を示す断面図である。 １・・・半導体基板 ２ ａ ＊ ２ｂ＊ ２ ａ・・
・フォトレジストパターン ８・・・絶縁膜 ４・・・
導電性薄膜電極５・・・絶縁膜 ６，７・・・溝 代 理 人 弁理士 内 原 晋 ′パ゛〜〜
− 第 １ｒ！Ａ第２ｒ！Ａ
明の半導体装置を製造する工程を説明する断面図、第５
〜６図は従来の半導体装置を示す断面図である。 １・・・半導体基板 ２ ａ ＊ ２ｂ＊ ２ ａ・・
・フォトレジストパターン ８・・・絶縁膜 ４・・・
導電性薄膜電極５・・・絶縁膜 ６，７・・・溝 代 理 人 弁理士 内 原 晋 ′パ゛〜〜
− 第 １ｒ！Ａ第２ｒ！Ａ
Claims (1)
- 所定の不純物拡散層が形成された半導体基板表面に絶
縁膜が付され、絶縁膜表面に適当な面積を有する導電性
薄膜電極を持つ容量部が形成された半導体装置において
、前記導電性薄膜電極が付けられた領域の半導体基板表
面が階段状の溝を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1476285A JPS61174663A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1476285A JPS61174663A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174663A true JPS61174663A (ja) | 1986-08-06 |
Family
ID=11870087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1476285A Pending JPS61174663A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631480A (en) * | 1994-08-12 | 1997-05-20 | Industrial Technology Research Institute | DRAM stack capacitor with ladder storage node |
-
1985
- 1985-01-29 JP JP1476285A patent/JPS61174663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631480A (en) * | 1994-08-12 | 1997-05-20 | Industrial Technology Research Institute | DRAM stack capacitor with ladder storage node |
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