JPS60113514A - コンパレ−タのオフセツト補正方法 - Google Patents
コンパレ−タのオフセツト補正方法Info
- Publication number
- JPS60113514A JPS60113514A JP22051683A JP22051683A JPS60113514A JP S60113514 A JPS60113514 A JP S60113514A JP 22051683 A JP22051683 A JP 22051683A JP 22051683 A JP22051683 A JP 22051683A JP S60113514 A JPS60113514 A JP S60113514A
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- JP
- Japan
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- gate
- voltage
- comparator
- offset voltage
- comparators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、′電圧コンパレータのオフセット電圧を補
正してオフセット電圧の影響を除去できるようにしたコ
ンパレータのオフセット補正方法に関する。
正してオフセット電圧の影響を除去できるようにしたコ
ンパレータのオフセット補正方法に関する。
（従来技術）
従来、電圧コンパレータやオペアンプ（オペレーション
アンプ）には、オフセット電圧が存在し、Ａ／１）コン
バータや信号の増巾に使用した場合、特性を劣化させる
原因の一つとなっていた。特にＣＭＯ８形コンパレータ
やオペアンプでは５０〜２００ ｍＶの比較的大きなオ
フセット電圧が存在するため、扱うアナログ電圧の最小
値および分離能などが、このオフセット電圧によって制
限され、前記Ａ／Ｄコンバータや信号の比較に使用した
とき、その特性を大きく劣化させていた。
アンプ）には、オフセット電圧が存在し、Ａ／１）コン
バータや信号の増巾に使用した場合、特性を劣化させる
原因の一つとなっていた。特にＣＭＯ８形コンパレータ
やオペアンプでは５０〜２００ ｍＶの比較的大きなオ
フセット電圧が存在するため、扱うアナログ電圧の最小
値および分離能などが、このオフセット電圧によって制
限され、前記Ａ／Ｄコンバータや信号の比較に使用した
とき、その特性を大きく劣化させていた。
（発明の目的）
この発明の目的は、このようなオフセット電圧を補正し
、結果的にオフセット電圧の影響な除去することができ
、特に、積分形めコンパレータにおけるオペアンプやコ
ンパレータに適用して顕著な効果を発揮するコンパレー
タのオフセット補正方法を得るにある。
、結果的にオフセット電圧の影響な除去することができ
、特に、積分形めコンパレータにおけるオペアンプやコ
ンパレータに適用して顕著な効果を発揮するコンパレー
タのオフセット補正方法を得るにある。
（発明の概要）
この発明の要点は、同じオフセット′亀圧を持つコンパ
レータを二つ並列に、しかも極性を反転して接続し、出
力を論理処理することによってオ７セット電圧を補正す
ることにある。
レータを二つ並列に、しかも極性を反転して接続し、出
力を論理処理することによってオ７セット電圧を補正す
ることにある。
（実施例）
以下、この発明のコンパレータのオフセット補−正方法
の実施例を図面に基づき説明する。第１図はその実施例
に適用されるコンパレータのオフセット補正装置である
。
の実施例を図面に基づき説明する。第１図はその実施例
に適用されるコンパレータのオフセット補正装置である
。
この第１図において、入力端子１はコンパレータ（オペ
アンプでも差しつかえない）３の（→入力端とコンパレ
ータ４の（イ）入力端に接続されている。
アンプでも差しつかえない）３の（→入力端とコンパレ
ータ４の（イ）入力端に接続されている。
この入力端子１には入力を積分した電圧ＶＩＮが印加さ
れる。
れる。
一方の入力端子２はコンパレータ３の（ト）入力端とコ
ンパレータ４の（→入力端に接続されている。
ンパレータ４の（→入力端に接続されている。
この入力端子２には基準比較電圧ＶＲが印加される。
コンパレータ３，４の出力Ａ、Ｂは一致検出ダー ト（
ＥＮＯＲ）５とＡＮＤダート回路６にそれぞれ接続され
、一致検出グート５とＡＮＤダート回路６の出力Ｃ，Ｄ
はＡＮＤゲート７．９を含むＡＮＤ−ＯＲゲート１１に
入力される。
ＥＮＯＲ）５とＡＮＤダート回路６にそれぞれ接続され
、一致検出グート５とＡＮＤダート回路６の出力Ｃ，Ｄ
はＡＮＤゲート７．９を含むＡＮＤ−ＯＲゲート１１に
入力される。
ＡＮＤゲート７．９の他方の入力端はＡＮＤゲート９側
にクロックパルス１０が、ＡＮＤゲート７側にクロック
パルスを１／２分周する回路（例えばフリップフロップ
）８を通したパルスが印加されるようになっている。
にクロックパルス１０が、ＡＮＤゲート７側にクロック
パルスを１／２分周する回路（例えばフリップフロップ
）８を通したパルスが印加されるようになっている。
次に、この第１図および第２図の動作波形図を併用して
この発明のコンパレータのオフセット補正方法について
説明する。第２図は積分形へ４〕変換器としての動作波
形の例であって、基準比較電圧ＶＲとＯ■から直線的に
上昇する入力積分波形ＶＩＮを示している。
この発明のコンパレータのオフセット補正方法について
説明する。第２図は積分形へ４〕変換器としての動作波
形の例であって、基準比較電圧ＶＲとＯ■から直線的に
上昇する入力積分波形ＶＩＮを示している。
電圧コンパレータの役目はこの基準比較電圧ｖＲと電圧
■ＩＮを比較し、ＶＲ≦ＶＩＮを正確に検出することで
あシ、オフセット電圧が１零“であれば、例えば、電圧
コンパレータ３の出力Ａの波形は第２図（ｅ）のように
なる。
■ＩＮを比較し、ＶＲ≦ＶＩＮを正確に検出することで
あシ、オフセット電圧が１零“であれば、例えば、電圧
コンパレータ３の出力Ａの波形は第２図（ｅ）のように
なる。
しかし、実際にはオフセット電圧（十〇ＦＳあるいは一
０ＦＳ ）が存在するため、電圧コンパレータ３の出力
Ａは第２図（ａ）あるいは第３図（ａ）のようになる。
０ＦＳ ）が存在するため、電圧コンパレータ３の出力
Ａは第２図（ａ）あるいは第３図（ａ）のようになる。
このとき電圧コンパレータ４の出力Ｂは極性が逆に接続
されているため、第２図（ｂ）あるいは第３図（ｂ）の
ような波形となる。
されているため、第２図（ｂ）あるいは第３図（ｂ）の
ような波形となる。
ここで、第２図は電圧コンパレータ３と４がプラスのオ
フセット電圧を持つ場合の出力波形であシ、第３図はマ
イナスのオフセット電圧を持つ場合の出力波形を示した
ものである。第２図（Ｑ、第３図（Ｃ）のように、一致
検出ｒ−ト５の出力Ｃは出力Ａ、Ｂの波形（第２図（ａ
）、第２図（ｂ）あるいは第３図（ａ）、第３図（ｂ）
）の論理が一致しているとき１Ｈ“となる。
フセット電圧を持つ場合の出力波形であシ、第３図はマ
イナスのオフセット電圧を持つ場合の出力波形を示した
ものである。第２図（Ｑ、第３図（Ｃ）のように、一致
検出ｒ−ト５の出力Ｃは出力Ａ、Ｂの波形（第２図（ａ
）、第２図（ｂ）あるいは第３図（ａ）、第３図（ｂ）
）の論理が一致しているとき１Ｈ“となる。
また、ＡＮＤｆ−）回路６の出力りは第２図（ａ）ある
いは第３図（ａ）がゝゝ１■”、第２図（ｂ）あるいは
第３図（ｂ）が９Ｌ ／／のとき第２図（ｄ）、第３図
（ｄ）に示すように′１１１−１”となり、オフセット
電圧の（（１）、（→にかかわらず、第、２図（Ｃ）
、 （ｄ）、第３図（ｃ）、第３図（ｄ）の波形は同一
となる。
いは第３図（ａ）がゝゝ１■”、第２図（ｂ）あるいは
第３図（ｂ）が９Ｌ ／／のとき第２図（ｄ）、第３図
（ｄ）に示すように′１１１−１”となり、オフセット
電圧の（（１）、（→にかかわらず、第、２図（Ｃ）
、 （ｄ）、第３図（ｃ）、第３図（ｄ）の波形は同一
となる。
ＡＮＤ−０１ｔケ゛−ト１１は第２図（ｄ）、第３図（
ｄ）に示す波形の期間にクロックパルス１０をＡＮＤゲ
ート９を通して出力し、第２図（ｃ）、第３図（ｃ）の
波形の期間にクロックパルス１０の１／２のＪＡＭのパ
ルスをＡＮＤゲート７を通して出力する。
ｄ）に示す波形の期間にクロックパルス１０をＡＮＤゲ
ート９を通して出力し、第２図（ｃ）、第３図（ｃ）の
波形の期間にクロックパルス１０の１／２のＪＡＭのパ
ルスをＡＮＤゲート７を通して出力する。
このため、出力されるノくルス数は、オフセット電圧が
１零“の場合の波形（第２図（ｅ）、第３図（ｅ））の
期間にクロックパルス数を出力する場合と同じになる。
１零“の場合の波形（第２図（ｅ）、第３図（ｅ））の
期間にクロックパルス数を出力する場合と同じになる。
したがって、入力を積分した波形を基準比較電圧と比較
し、その間の時間に比例したノ（ルスを出力するよう々
、電電圧コンノンレータ応用において、オフセット電圧
の影響を補正することができる。
し、その間の時間に比例したノ（ルスを出力するよう々
、電電圧コンノンレータ応用において、オフセット電圧
の影響を補正することができる。
なお、上記実施例の説明では、一致検出ケ゛−ト５やＡ
ＮＤダートなどを個別のプログラムのようなソフトウェ
アによる論理を用いても差しつかえないものである。
ＮＤダートなどを個別のプログラムのようなソフトウェ
アによる論理を用いても差しつかえないものである。
（発明の効果）
以上説明したように、この発明のコンノくレータのオフ
セット補正方法によれば、同じオフセット電圧をもつコ
ンパレータな二つ並列しくかつ極性を反転して接続し、
その出力を一致検出ケ゛−トとＡＮＤダート回路に入力
し、ＡＮＤケ゛−トの出力期間にクロックパルスを通し
、−炊検出ケ°−１・の出力期１ｎＪにクロックパルス
の２倍の周期のパルスを通すようにしたので、電圧コン
パレータのオフセット電圧の補正を行うことができ、し
たがって、オフセット電圧による特性の劣化のないＡ／
Ｄコンバータや信号の比較が実現でき、特に、積分形〜
ｔコンバータにおけるオペアンプやコンバータに適用す
ると顕著な効果が得られる。
セット補正方法によれば、同じオフセット電圧をもつコ
ンパレータな二つ並列しくかつ極性を反転して接続し、
その出力を一致検出ケ゛−トとＡＮＤダート回路に入力
し、ＡＮＤケ゛−トの出力期間にクロックパルスを通し
、−炊検出ケ°−１・の出力期１ｎＪにクロックパルス
の２倍の周期のパルスを通すようにしたので、電圧コン
パレータのオフセット電圧の補正を行うことができ、し
たがって、オフセット電圧による特性の劣化のないＡ／
Ｄコンバータや信号の比較が実現でき、特に、積分形〜
ｔコンバータにおけるオペアンプやコンバータに適用す
ると顕著な効果が得られる。
第１図はこの発明のコンパレータのオフセット補正方法
の一実施例に適用されるオフセット補正装置、第２図お
よび第３図はこの発明のコンパレータのオフセット補正
装置の動作波形図である２３．４・・・コンパレータ、
５・・・一致検出ケ゛−ト、６・・ＡＮＤダート回路、
７，９・・・Ａ Ｎ Ｄダート、１１・・・Ａ ＮＤ−
ＯＲダート。 手続補正書 昭和 ５椰 ６月−７日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第 ２２０５１６ 号２、発明
の名称 コンパレータのオフセット補正方法 ３、補正をする者 事件との関係 特 許 出願人 （０２８）沖電気工莱株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細誉の発明の詳細な説明の欄 ７、補正の内容
の一実施例に適用されるオフセット補正装置、第２図お
よび第３図はこの発明のコンパレータのオフセット補正
装置の動作波形図である２３．４・・・コンパレータ、
５・・・一致検出ケ゛−ト、６・・ＡＮＤダート回路、
７，９・・・Ａ Ｎ Ｄダート、１１・・・Ａ ＮＤ−
ＯＲダート。 手続補正書 昭和 ５椰 ６月−７日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第 ２２０５１６ 号２、発明
の名称 コンパレータのオフセット補正方法 ３、補正をする者 事件との関係 特 許 出願人 （０２８）沖電気工莱株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細誉の発明の詳細な説明の欄 ７、補正の内容
Claims (1)
- 二つのコンパレータを並列にしてかつ入力の極）クミを
互いに逆に接続し、この二つの電圧コンパレータの出力
をそれぞれ一致検出ダートとＡＮＤゲート回路に入力し
、このＡＮＤダート回路の出力期間にクロックパルスを
通し、一致検出ダートの出力期間にクロックパルスの２
倍の周期のパルスを通すことを特徴とするコンパレータ
のオフセット補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22051683A JPS60113514A (ja) | 1983-11-25 | 1983-11-25 | コンパレ−タのオフセツト補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22051683A JPS60113514A (ja) | 1983-11-25 | 1983-11-25 | コンパレ−タのオフセツト補正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113514A true JPS60113514A (ja) | 1985-06-20 |
| JPH0441530B2 JPH0441530B2 (ja) | 1992-07-08 |
Family
ID=16752239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22051683A Granted JPS60113514A (ja) | 1983-11-25 | 1983-11-25 | コンパレ−タのオフセツト補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113514A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19905053A1 (de) * | 1999-02-08 | 2000-09-07 | Siemens Ag | Komparatorschaltung |
| US7183811B2 (en) | 2001-10-30 | 2007-02-27 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| JP2010045579A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
-
1983
- 1983-11-25 JP JP22051683A patent/JPS60113514A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19905053A1 (de) * | 1999-02-08 | 2000-09-07 | Siemens Ag | Komparatorschaltung |
| DE19905053C2 (de) * | 1999-02-08 | 2003-05-08 | Infineon Technologies Ag | Komparatorschaltung |
| US7183811B2 (en) | 2001-10-30 | 2007-02-27 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| JP2010045579A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441530B2 (ja) | 1992-07-08 |
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