JPS609882Y2 - デイジタル相関器 - Google Patents
デイジタル相関器Info
- Publication number
- JPS609882Y2 JPS609882Y2 JP12611279U JP12611279U JPS609882Y2 JP S609882 Y2 JPS609882 Y2 JP S609882Y2 JP 12611279 U JP12611279 U JP 12611279U JP 12611279 U JP12611279 U JP 12611279U JP S609882 Y2 JPS609882 Y2 JP S609882Y2
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- JP
- Japan
- Prior art keywords
- output
- adder
- pattern
- signal
- digital
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- Character Discrimination (AREA)
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Description
【考案の詳細な説明】
本考案は標準のディジタルパターンと被検査用のディジ
タルパターンの相関距離および相関値をディジタル信号
で検出処理するディジタル相関器に関するものである。
タルパターンの相関距離および相関値をディジタル信号
で検出処理するディジタル相関器に関するものである。
第１図は従来一般に使用されている例えばＴＲＷ社製Ｔ
ＤＣＩＱＱ４Ｊ等で構成されたディジタル相関器のブロ
ック図である。
ＤＣＩＱＱ４Ｊ等で構成されたディジタル相関器のブロ
ック図である。
同図においてＢＩＮは標準のディジタルパターンをＢ１
． Ｂ２・・・Ｂ６．で構成された６４ビツトのシフト
レジスタに設定するためのデータ入力端子で、ＢＣＬＯ
ＣＫは同シフトレジスタのクロック信号端子を示してい
る。
． Ｂ２・・・Ｂ６．で構成された６４ビツトのシフト
レジスタに設定するためのデータ入力端子で、ＢＣＬＯ
ＣＫは同シフトレジスタのクロック信号端子を示してい
る。
同様にＡＩＮはＡ１． Ａ２・・・Ａ６４で構成された
６４ビツトのシフトレジスタの入力端子である。
６４ビツトのシフトレジスタの入力端子である。
標準のパターンは”’ｘ＊ Ｂ２・・・Ｂ６４のシフト
レジスタに設定されるとＡ１． Ａ２−・・Ａ６４のシ
フトレジスタには被検査用パターン（例えば、■ＴＶカ
メラのビデオ信号を２値化信号に変更した信号）が端子
Ａ。
レジスタに設定されるとＡ１． Ａ２−・・Ａ６４のシ
フトレジスタには被検査用パターン（例えば、■ＴＶカ
メラのビデオ信号を２値化信号に変更した信号）が端子
Ａ。
Ｌｏ。やに印加されるクロックに同期して走査しながら
設定される。
設定される。
一方Ａ□、ン、・・・Ａ６４のシフトレジスタとＥ％、
Ｂ２゜ａ、のシフトレジスタの各ビットは排他的論理和
がとられ例えば両方のビットの極性が一致している時は
出力“１゛、不一致の場合は出力“０゛が印加される。
Ｂ２゜ａ、のシフトレジスタの各ビットは排他的論理和
がとられ例えば両方のビットの極性が一致している時は
出力“１゛、不一致の場合は出力“０゛が印加される。
この出力信号は各ビットＤ／Ａコンバータによりアナロ
グ信号に変換され全ビットアナログ信号で加算されて出
力端子Ｃ０ＵＴに出力される。
グ信号に変換され全ビットアナログ信号で加算されて出
力端子Ｃ０ＵＴに出力される。
第２図は被検査用パターンをＡ□９ Ａ２？ Ａ６４シ
フトレジスタへ流した時の出力端子Ｃ０ＵＴに印加され
るアナログ信号の波形を示したものである。
フトレジスタへ流した時の出力端子Ｃ０ＵＴに印加され
るアナログ信号の波形を示したものである。
同図において、一定の基準電圧レベル■アで端子Ｃ３Ｕ
Ｔに印加されるアナログ信号を比較した場合Ａ。
Ｔに印加されるアナログ信号を比較した場合Ａ。
８間の長さＣＬが相関距離、ピーク値１点の絶対値ＣＶ
が最大相関値（最も標準のパターンと一致した時の値）
を示している。
が最大相関値（最も標準のパターンと一致した時の値）
を示している。
この相関距離および最大相関値を求めるためには端子Ｃ
０ＵＴに印加される信号がアナログ信号であるため、超
高速のＡ／Ｄコンバータあるいはサンプルホールド回路
等を使用して処理する方法が行なわれており、そのため
アナログ処理部のノイズ・温度特性により精度が悪く、
さらにまた高速で使用するためにＡ／Ｄコンバータ等非
常に高価な部品を必要としていた。
０ＵＴに印加される信号がアナログ信号であるため、超
高速のＡ／Ｄコンバータあるいはサンプルホールド回路
等を使用して処理する方法が行なわれており、そのため
アナログ処理部のノイズ・温度特性により精度が悪く、
さらにまた高速で使用するためにＡ／Ｄコンバータ等非
常に高価な部品を必要としていた。
本考案の目的は上述の欠点を除くため、各ビットの排他
的論理和をとったあと、ディジタル信号処理することに
より、相関値および相関距離を求めるディジタル相関器
を提供することにある。
的論理和をとったあと、ディジタル信号処理することに
より、相関値および相関距離を求めるディジタル相関器
を提供することにある。
第３図は本考案の一実施例を示すブロック図で１００は
入力データ端子ＡＴＮに印加された信号をクロック信号
Ａ。
入力データ端子ＡＴＮに印加された信号をクロック信号
Ａ。
Ｌｏ。えに同期してデータをシフトするシフトレジスタ
で、入力データとしては例えばＩＴＶカメラで映し出さ
れたビデオ信号を２値化した信号が印加される。
で、入力データとしては例えばＩＴＶカメラで映し出さ
れたビデオ信号を２値化した信号が印加される。
１０１は標準パターンを格納するためのレジスタで、入
力端子ＢＩＮに印加された信号をＢ。
力端子ＢＩＮに印加された信号をＢ。
ＬＯＣＫのクロック信号に同期して格納する。
ＥＸは、前記レジスタ１００と１０１の各ビットの排他
的論理和の回路で入力が一致した時出力に論理゛１“を
出力し、不一致の時論理“０パを出力する。
的論理和の回路で入力が一致した時出力に論理゛１“を
出力し、不一致の時論理“０パを出力する。
１０２は前記の排他的論理和の回路の出力論理“１′の
個数を計算するフル・アダー回路で構成された加算器で
ある。
個数を計算するフル・アダー回路で構成された加算器で
ある。
この出力信号はあらかじめ定められた第２図に示すＶ、
に対応した基準値をＡ側の入力端子とする第１のディジ
タルコンパレータ１０３の他方の入力端子Ｂ側に接続さ
れている。
に対応した基準値をＡ側の入力端子とする第１のディジ
タルコンパレータ１０３の他方の入力端子Ｂ側に接続さ
れている。
第１のディジタルコンパレータ１０３のＡ≦Ｂの出力端
子にはすなわち第２図に示すように相関値が基準値ｖＴ
より大きな期間点Ａから点Ｂの期間論理“１パが出力さ
れる。
子にはすなわち第２図に示すように相関値が基準値ｖＴ
より大きな期間点Ａから点Ｂの期間論理“１パが出力さ
れる。
一方被検査パターンを走査するクロック信号Ａｃ＋。
。
。えと前記Ａ≦Ｂの出力信号との論理積をゲート回路１
０４でとり、この出力信号をカウンタ１０５で計数する
。
０４でとり、この出力信号をカウンタ１０５で計数する
。
すなわちカウンタ１０５には第２図に示す点Ａから点３
３ （ＣＬ）に比例した相関距離の値が計数される。
３ （ＣＬ）に比例した相関距離の値が計数される。
一方加算器１０２の出力信号は第２のディジタルコンパ
レータ１０７（１）Ｂ個入力端子および１次バッファ１
０６の入力データ端子に接続されている。
レータ１０７（１）Ｂ個入力端子および１次バッファ１
０６の入力データ端子に接続されている。
この第２のディジタルコンパレータ１０７のＡ個入力端
子は１次バッファ１０６の出力データ端子に接続されて
いる。
子は１次バッファ１０６の出力データ端子に接続されて
いる。
１次バッファ１０６は初期値Ｏのレジスタであるため、
第２のディジタルコンパレータ１０７の出力端子Ａ＜Ｂ
は相関値の値が０以上になると論理“°１”となり、こ
の信号により１次バッファ１０６は加算器１０２の出力
信号値をラッチする。
第２のディジタルコンパレータ１０７の出力端子Ａ＜Ｂ
は相関値の値が０以上になると論理“°１”となり、こ
の信号により１次バッファ１０６は加算器１０２の出力
信号値をラッチする。
次にシフトレジスタ１００の２値化信号が１ビツトシフ
ト”すると第２のディジタルコンパレータ１０７で前の
値と比較し、Ａ＜Ｂなら新たな相関器を１次バッファ１
０６へ格納する。
ト”すると第２のディジタルコンパレータ１０７で前の
値と比較し、Ａ＜Ｂなら新たな相関器を１次バッファ１
０６へ格納する。
すなわち入力データと以前のデータの値の大小を比較し
、大きければ１次バッファ１０６の内容が更新されて行
く。
、大きければ１次バッファ１０６の内容が更新されて行
く。
そのため第２図に示すように１次バッファ１０６には相
関値の最大値ＣＶが検出される。
関値の最大値ＣＶが検出される。
本考案によれば、相関値をディジタル信号のまま処理す
るため従来問題となっていたグランドノイズ、アナログ
信号に含まれたノイズ等による精度の劣化を考慮する必
要がなくなる。
るため従来問題となっていたグランドノイズ、アナログ
信号に含まれたノイズ等による精度の劣化を考慮する必
要がなくなる。
また走査スピードが高速の場合に必要となるサンプル・
ホールド回路、Ａ／Ｄコンバータ等高価な部品を使用す
る必要がなくなる。
ホールド回路、Ａ／Ｄコンバータ等高価な部品を使用す
る必要がなくなる。
第１図は従来の相関器の構成を示すブロック図、第２図
は相関値および相関距離を示すための相関器の出力波形
図、第３図は本考案の一実施例を示すブロック図である
。 図において、１００はシフトレジスタ、１０１はレジス
タ、１０２は加算器、１０３は第１のディジタルコンパ
レータ、１０４はゲート回路、１０５はカウンタ、１０
６は１次バッファ、１０７は第２のディジタルコンパレ
ータ、ＥＸは排他的論理和回路、ＡＩＮ、ＢＩＮはデー
タ入力端子、ＡＣ，Ｌ。 ＱＣにｇ Ｂｃｂｏｃにはクロック信号端子、Ｃ０ＬＪ
Ｔは相関器出力信号端子、ＣＬは相関距離、ＣＶは最大
相関値、■アは基準レベルである。
は相関値および相関距離を示すための相関器の出力波形
図、第３図は本考案の一実施例を示すブロック図である
。 図において、１００はシフトレジスタ、１０１はレジス
タ、１０２は加算器、１０３は第１のディジタルコンパ
レータ、１０４はゲート回路、１０５はカウンタ、１０
６は１次バッファ、１０７は第２のディジタルコンパレ
ータ、ＥＸは排他的論理和回路、ＡＩＮ、ＢＩＮはデー
タ入力端子、ＡＣ，Ｌ。 ＱＣにｇ Ｂｃｂｏｃにはクロック信号端子、Ｃ０ＬＪ
Ｔは相関器出力信号端子、ＣＬは相関距離、ＣＶは最大
相関値、■アは基準レベルである。
Claims (1)
- 標準パターンを記憶するレジスタと、被検査用パターン
を走査信号に同期してシフトするシフトレジスタと、前
記レジスタとシフトレジスタの各ビットの排他的論理和
をとり前記出力データを計数する加算器と、該加算器の
出力データとあらかじめ設定された基準値とを比較する
第１のディジタルコンパレータと、該コンパレータの出
力信号と被検査用パターンの走査信号との論理積をとり
その出力結果を計数するカウンタと、前記加算器の出力
信号と以前の加算器出力信号の最大値を記憶した１次バ
ッファと、該１次バッファの出力値と前記加算器の出力
信号との大小を比較する第２のディジタルコンパレータ
とで構成され、標準パターンと被検査用パターンの相関
値および相関距離をディジタル計数して求めることを特
徴とするディジタル相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12611279U JPS609882Y2 (ja) | 1979-09-12 | 1979-09-12 | デイジタル相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12611279U JPS609882Y2 (ja) | 1979-09-12 | 1979-09-12 | デイジタル相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5645955U JPS5645955U (ja) | 1981-04-24 |
| JPS609882Y2 true JPS609882Y2 (ja) | 1985-04-05 |
Family
ID=29358005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12611279U Expired JPS609882Y2 (ja) | 1979-09-12 | 1979-09-12 | デイジタル相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609882Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677257B2 (ja) * | 1983-09-27 | 1994-09-28 | 三菱電機株式会社 | デイジタル高速相関器 |
| JPH0337314Y2 (ja) * | 1985-04-27 | 1991-08-07 | ||
| JP2564306Y2 (ja) * | 1989-05-26 | 1998-03-09 | 三菱樹脂株式会社 | 軒樋支持構造 |
-
1979
- 1979-09-12 JP JP12611279U patent/JPS609882Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5645955U (ja) | 1981-04-24 |
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