JPS60115092A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS60115092A JPS60115092A JP58223720A JP22372083A JPS60115092A JP S60115092 A JPS60115092 A JP S60115092A JP 58223720 A JP58223720 A JP 58223720A JP 22372083 A JP22372083 A JP 22372083A JP S60115092 A JPS60115092 A JP S60115092A
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- Japan
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- sense amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000001939 inductive effect Effects 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 23
- 230000006870 function Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶回路に関するものである。
近年、半導体記憶回路は計′Ｘ機、制御機器等に広く用
いられ、大容量化とともに動作速度の高速化が計られて
いる。
いられ、大容量化とともに動作速度の高速化が計られて
いる。
第１図はデコード機能を有する半導体記憶回路のブロッ
ク図の一例である。以下説明を簡単にするためすべてＮ
チャンネル金属酸化膜半導体にて説明を行う。この回路
は、アドレスバッファ回路部１１アドレスデコーダ回路
部２、メモリセルアレイ部３、センス増幅回路部４、制
御回路部５％読出、書込制御回路部６、出力バッファ回
路部７から構成されている。
ク図の一例である。以下説明を簡単にするためすべてＮ
チャンネル金属酸化膜半導体にて説明を行う。この回路
は、アドレスバッファ回路部１１アドレスデコーダ回路
部２、メモリセルアレイ部３、センス増幅回路部４、制
御回路部５％読出、書込制御回路部６、出力バッファ回
路部７から構成されている。
第２図、第３図は第１図の読出タイミング図及び書込タ
イミング図を示す。アドレス信号入力端子１０からのア
ドレス信号ＡＤＤｉアドレスバッファ回路部ｌに印加す
ると、アドレスデコーダ回路部２によりデコードされた
信号はメモリセルアレイ部３の指定された番地に転送さ
れ、任意の番地がアクセスされる。このアドレスにより
指定されたセルアレイ部３の情報は、センス増幅回路部
４に転送され出力回路部７を経由して出力信号ＤＯ１と
して出力端子１４から取シ出される。
イミング図を示す。アドレス信号入力端子１０からのア
ドレス信号ＡＤＤｉアドレスバッファ回路部ｌに印加す
ると、アドレスデコーダ回路部２によりデコードされた
信号はメモリセルアレイ部３の指定された番地に転送さ
れ、任意の番地がアクセスされる。このアドレスにより
指定されたセルアレイ部３の情報は、センス増幅回路部
４に転送され出力回路部７を経由して出力信号ＤＯ１と
して出力端子１４から取シ出される。
この時制御信号端子１１からの制御信号Ｃ８は活性化さ
れている事が必要であり、制御回路部５において制御信
号を生成する。なお、端子１２からの書込制御信号ＷＥ
は読出指示状態である事が必要であシ、この晴の端子１
３からの書込データ信号ＤＩＮは任意でよい。
れている事が必要であり、制御回路部５において制御信
号を生成する。なお、端子１２からの書込制御信号ＷＥ
は読出指示状態である事が必要であシ、この晴の端子１
３からの書込データ信号ＤＩＮは任意でよい。
また、書込側の動作は、読出動作と同様であるが、書込
ｔＩｉ制御信号ＷＥは、書込指示状態であり、読出１込
制御回路部６に印加される。書込入力信号１）ＩＮは高
レベル又は低レベルである必要がある。
ｔＩｉ制御信号ＷＥは、書込指示状態であり、読出１込
制御回路部６に印加される。書込入力信号１）ＩＮは高
レベル又は低レベルである必要がある。
第４図は第１図におけるメモリセルアレイ部３、出力バ
ッファ回路部７及びセンス増幅回路部４０回路図を示す
。このメモリセルアレイ部３は、メモリセルＣ１１，Ｃ
１２，Ｃ２１，Ｃ２２、ワード線Ｗ１〜Ｗ４、ディジッ
ト線Ｄ Ｉ ” Ｄ ４、トランスファゲートＱ１〜Ｑ
ａ、よシ構成される。出カバソファ回路部７は出力制鍔
トランジスタＱ１１゜Ｑｌ２及び出力トランジスタＱ１
３．Ｑ１４よシ構成され、出力制御信号ＯＣＴが印加さ
れている。
ッファ回路部７及びセンス増幅回路部４０回路図を示す
。このメモリセルアレイ部３は、メモリセルＣ１１，Ｃ
１２，Ｃ２１，Ｃ２２、ワード線Ｗ１〜Ｗ４、ディジッ
ト線Ｄ Ｉ ” Ｄ ４、トランスファゲートＱ１〜Ｑ
ａ、よシ構成される。出カバソファ回路部７は出力制鍔
トランジスタＱ１１゜Ｑｌ２及び出力トランジスタＱ１
３．Ｑ１４よシ構成され、出力制御信号ＯＣＴが印加さ
れている。
この動作としてメモリセルＣ】１を読み出す場合を説明
する。ワード線Ｗｌ、Ｗａを高レベルにし、メモリセル
Ｃ１１の情報信号をディジット線ＤＩ、Ｄ２に転送し、
トランスフアゲ−）Ｑｌ。
する。ワード線Ｗｌ、Ｗａを高レベルにし、メモリセル
Ｃ１１の情報信号をディジット線ＤＩ、Ｄ２に転送し、
トランスフアゲ−）Ｑｌ。
Ｑ２経由してデータバスＢｌ、Ｂ２に転送し、センス増
り畠器４を経由して、センス増幅出力線５１゜５２に転
送され、出力信号ＤＯＩとして取り出される。
り畠器４を経由して、センス増幅出力線５１゜５２に転
送され、出力信号ＤＯＩとして取り出される。
第５図はアドレス信号ＡＬ）ｌ）が印加され、低レベル
読出時の第４図の波形及び基準電位線ＧＮＤの′直圧波
形を示す。なお、出力制御信号ＯＣＴはロウレベルであ
る。この図から明らかなように、出力信号１）ＯＩの変
動時間Ｔｌにおける急檄な変化により大きな誘導性雑音
ΔＶＮＩが発生する。
読出時の第４図の波形及び基準電位線ＧＮＤの′直圧波
形を示す。なお、出力制御信号ＯＣＴはロウレベルであ
る。この図から明らかなように、出力信号１）ＯＩの変
動時間Ｔｌにおける急檄な変化により大きな誘導性雑音
ΔＶＮＩが発生する。
この誘導性雑音の発生は、入力レベル余裕の減少となり
不安定な回路動作を引起こすこととなる。
不安定な回路動作を引起こすこととなる。
第６図は誘導性雑背會発生するときの等価回路図である
。この抵抗Ｒ，インダクタンスＬの直列接続回路に入力
電圧Ｖ＋ｉ印加し、出力電圧ｖＯとすると、入力電圧Ｖ
Ｉは次式で示される時Ｖ＋＝二 （０くｔく≦Ｔ） ・
・・・・・・・・・−・（υ出力電圧ｖｏは次式のよう
に示される。
。この抵抗Ｒ，インダクタンスＬの直列接続回路に入力
電圧Ｖ＋ｉ印加し、出力電圧ｖＯとすると、入力電圧Ｖ
Ｉは次式で示される時Ｖ＋＝二 （０くｔく≦Ｔ） ・
・・・・・・・・・−・（υ出力電圧ｖｏは次式のよう
に示される。
即ち、出力電圧ｖｏは入力電圧Ｖｒの変化速度に反比例
する。このことより誘導性雑音を小さくするためには、
第５図において、時間Ｔ１を大とすればよいことは明白
であるが、このＴ１を大きくすると読出速度が遅くなる
という欠点がある。
する。このことより誘導性雑音を小さくするためには、
第５図において、時間Ｔ１を大とすればよいことは明白
であるが、このＴ１を大きくすると読出速度が遅くなる
という欠点がある。
本発明の目的は、このような従来の回路の欠点を除去し
、読出速度を遅くする事なく、誘導性雑音を小さクシ、
動作余裕の大きな半導体記憶回路を提供することにある
。
、読出速度を遅くする事なく、誘導性雑音を小さクシ、
動作余裕の大きな半導体記憶回路を提供することにある
。
本発明の構成は、アドレス信号によって指定された記憶
帯地の情報をセンスアンプを介して読出し出力回路から
増幅して出力する半導体記憶回路においで、前記アドレ
ス信号が変動したとき所定幅のパルス信号を形成する制
御パルス発生手段と、この制御パルス発生手段からのパ
ルス信号とこのパルス信号に所定の遅延を与えたパルス
信号とを前記センスアンプの出力信号に供給し出力信号
の立上シまたは立下りをなだらかにする波形制御手段と
を備えたことを特徴とする。
帯地の情報をセンスアンプを介して読出し出力回路から
増幅して出力する半導体記憶回路においで、前記アドレ
ス信号が変動したとき所定幅のパルス信号を形成する制
御パルス発生手段と、この制御パルス発生手段からのパ
ルス信号とこのパルス信号に所定の遅延を与えたパルス
信号とを前記センスアンプの出力信号に供給し出力信号
の立上シまたは立下りをなだらかにする波形制御手段と
を備えたことを特徴とする。
次に本発明の実施例を図面により詳細に説明する。
第７図は本発明の実施例のセンス増幅部と出力バッファ
部の回路図である。図において、第４図と同様な部分は
同一記号で示している。また、第８図は第７図に外部ア
ドレス信号ＡＤＩ）が印加された場合の動作波形図であ
シ、出力制御１ｇ号ＯＣＴはロウレベルである。この実
施例は、アドレス信号Ａｔ）ｌ）の変化により形成され
た端子１６からの雑音制御信号ＯＣＮを用いて、トラン
ジスタＱ２１及び遅延回路ＤＬｔｏを介してトランジス
タＱ２２に印加することによシ、第８図に示すような傾
斜のなだらかなセンスアンプの出力波形５１゜５２を生
成し、出力信号ｖｏ１−２時間゛ｒ２０期間に低レベル
に向かわせるようにしたものでめる。
部の回路図である。図において、第４図と同様な部分は
同一記号で示している。また、第８図は第７図に外部ア
ドレス信号ＡＤＩ）が印加された場合の動作波形図であ
シ、出力制御１ｇ号ＯＣＴはロウレベルである。この実
施例は、アドレス信号Ａｔ）ｌ）の変化により形成され
た端子１６からの雑音制御信号ＯＣＮを用いて、トラン
ジスタＱ２１及び遅延回路ＤＬｔｏを介してトランジス
タＱ２２に印加することによシ、第８図に示すような傾
斜のなだらかなセンスアンプの出力波形５１゜５２を生
成し、出力信号ｖｏ１−２時間゛ｒ２０期間に低レベル
に向かわせるようにしたものでめる。
この場合、基準電位線ＧＮＤの訪導性雑音ΔＶＮ２の状
態は低レベルの波形となる。
態は低レベルの波形となる。
これら第５図及び第８図の各波形の比較から明らかなよ
うに、本発明によれば、読出速度を犠牲にすることなく
、時間Ｔ２を時間Ｔｌよシ是くする事が可能であり、こ
のため雑音レベルΔＶＮ２も雑音レベル△ＶＮＩよル少
くなシ、誘導性雑音を小さくおさえることが可能となる
。したがって動作余裕を広くすることができ、高速読出
可能な動作余裕の広い半導体記憶回路分得ることが出来
る。
うに、本発明によれば、読出速度を犠牲にすることなく
、時間Ｔ２を時間Ｔｌよシ是くする事が可能であり、こ
のため雑音レベルΔＶＮ２も雑音レベル△ＶＮＩよル少
くなシ、誘導性雑音を小さくおさえることが可能となる
。したがって動作余裕を広くすることができ、高速読出
可能な動作余裕の広い半導体記憶回路分得ることが出来
る。
第９図は第７図の雑音制御信号ＯＣＮを発生する回路の
一例、第１０図はその動作波形図を示している。入力信
号ＩＮＩとこの信号Ｉ Ｎ’ １を遅延素子ＤＬにて遅
延させた信号ＩＮ２との排他的論理和ＥＸ−ＯＲｉＥＸ
−ＯＲ回路によシとることにより、遅延素子ＤＬの遅延
幅をもつパルスの出力信号ＯＵＴを得ることができる。
一例、第１０図はその動作波形図を示している。入力信
号ＩＮＩとこの信号Ｉ Ｎ’ １を遅延素子ＤＬにて遅
延させた信号ＩＮ２との排他的論理和ＥＸ−ＯＲｉＥＸ
−ＯＲ回路によシとることにより、遅延素子ＤＬの遅延
幅をもつパルスの出力信号ＯＵＴを得ることができる。
第１１図は第９図の具体的回路図を示す。この回路は、
負荷素子（トランジスタ）Ｑ３８〜Ｑ４１と、トランジ
スタＱ３１〜Ｑａｔと、遅延素子ＤＬＩＩ。
負荷素子（トランジスタ）Ｑ３８〜Ｑ４１と、トランジ
スタＱ３１〜Ｑａｔと、遅延素子ＤＬＩＩ。
ＤＬ１２とから構成され、いずれの極性の信号が入力し
てもその変動点からのパルス出力を得るこｎｓの遅延を
形成できる。
てもその変動点からのパルス出力を得るこｎｓの遅延を
形成できる。
第１２図は本発明の他の実施例の回路図、第１３図はそ
の動作波形図で外部アドレス信号ＡＤＤから２ビット出
力信号ＤＯ１及びｕｏ２’６とシ出す場合を示している
。第１２図において、Ａｌｌ。
の動作波形図で外部アドレス信号ＡＤＤから２ビット出
力信号ＤＯ１及びｕｏ２’６とシ出す場合を示している
。第１２図において、Ａｌｌ。
Ａ１２は第７図と同様の部分の回路図を示し、ＤＬ１３
．１４は遅延素子を示す。第１２図の動作は第１３図の
波形に示されるように、雑音制御信号ＯＣＮを遅延素子
ＤＬｌａ、ＤＬ１４により遅延させて、出力ＤＯＩ及び
ｐｏ２２時間差をもって低レベルに向わせる例であり、
出力ピット活性化に時間差ＴＤを与えることによシ実現
される。第１３図からも誘導性雑音の減少が図れること
は明白であシ、動作余裕の広い多ビツト半導体記憶回路
を形成できる。
．１４は遅延素子を示す。第１２図の動作は第１３図の
波形に示されるように、雑音制御信号ＯＣＮを遅延素子
ＤＬｌａ、ＤＬ１４により遅延させて、出力ＤＯＩ及び
ｐｏ２２時間差をもって低レベルに向わせる例であり、
出力ピット活性化に時間差ＴＤを与えることによシ実現
される。第１３図からも誘導性雑音の減少が図れること
は明白であシ、動作余裕の広い多ビツト半導体記憶回路
を形成できる。
本発明によれば、以上説明のように、従来の半導体記憶
回路の続出速度を遅くする事なく誘導性雑音を小さくす
ることが出来、そのため動作余裕の広い、高速の半導体
記憶回路を得ることが出来る。
回路の続出速度を遅くする事なく誘導性雑音を小さくす
ることが出来、そのため動作余裕の広い、高速の半導体
記憶回路を得ることが出来る。
なお、本実施例ではＮ−チャンネル金員酸化膜半導体に
て説明を行ったが、Ｐ−チャンネルＭＯ８等の神々の変
形かり能であることは明白である。
て説明を行ったが、Ｐ−チャンネルＭＯ８等の神々の変
形かり能であることは明白である。
第１図は一般のデコード機能を有する半導体記憶回路の
一例のブロック図、第２図、第３図は第１図の続出およ
び岩込時のタイミング図、第４図はｍ１図のメモリセル
アレイ部及び出力バッファ回路部の基本的回路図、第５
図は第４図の波形図、第６図は誘導性雑音等価回路図、
第７図は本発明の一実施例の一部を示す回路図、第８図
は第７図の動作波形図、第９図は第７図の雑音制御信号
発生回路の一例の回路図、第１０図は第９図の動作波形
図、第１１図は第９図の具体例の回路図、第１２図は本
発明の第２の実施例の回路図、第１３図は第１２図の動
作波形図である。図において１・・・・・・アドレスバ
ッファ回路部、２・・・・・・アドレスデコーダ回路部
、３・・・・・・メモリセルアレイ部、４・・・・・・
センス増幅回路部、５・・・・・・制の回路部、６・・
・・・・読出書込制御回路部、７・・・・・・出力バッ
ファ回路部、ｌＯ・・・・・・アドレス入力端子（ＡＤ
Ｄ ）、 ＩＩ・・・・・・制御信号（Ｃ８）端子、１
２・・・・・・−書込制御信号（ＷＥ）端子、１４・・
・・・・書込データ信号（ＤＩＮ）端子、１４・・・・
・・出力信号（１）ＯＩ）端子、１５・・・、・・出力
制御信号（ＯＣＴ）端子、１６・・・・・・雑音制御信
号（ＯＣＮ）端子、５１．５２・・・・・・センス増幅
器出力線、Ａｌｌ、Ａｌ１・・・・・・回路、Ｂｌ、Ｂ
２・・・・・・データバス、Ｃ１ｌ、Ｃ１２，Ｃ２１，
Ｃ２２・・・・・・メモリセル、ＤＩ〜Ｄ４・・−・・
・テジット線、ＤＬｌＯ〜ＤＬ１４・・・・・・遅延線
、Ｑｌ−Ｑ４・・・・・・トランスファゲート、Ｑｌｌ
、Ｑｌ２・・・・・・制御トランジスタ、Ｑｌ３．Ｑｌ
４・・・・・・出力トランジスタ、Ｑ２１．Ｑ２２．Ｑ
３１〜Ｑ３７・・・・・・トランジスタ、Ｑ３８〜Ｑ４
１・・・・・・負荷トランジスタ、Ｗｌ〜Ｗ４・・・・
・・ワード線 である。 年２何 字３図 ’／−４図 ￥９図 ｆ７回 字′。図 ７．／Ｖ２ −に二Ｆ− Ｘ酔−１雫−一一 峯／／ヅ
一例のブロック図、第２図、第３図は第１図の続出およ
び岩込時のタイミング図、第４図はｍ１図のメモリセル
アレイ部及び出力バッファ回路部の基本的回路図、第５
図は第４図の波形図、第６図は誘導性雑音等価回路図、
第７図は本発明の一実施例の一部を示す回路図、第８図
は第７図の動作波形図、第９図は第７図の雑音制御信号
発生回路の一例の回路図、第１０図は第９図の動作波形
図、第１１図は第９図の具体例の回路図、第１２図は本
発明の第２の実施例の回路図、第１３図は第１２図の動
作波形図である。図において１・・・・・・アドレスバ
ッファ回路部、２・・・・・・アドレスデコーダ回路部
、３・・・・・・メモリセルアレイ部、４・・・・・・
センス増幅回路部、５・・・・・・制の回路部、６・・
・・・・読出書込制御回路部、７・・・・・・出力バッ
ファ回路部、ｌＯ・・・・・・アドレス入力端子（ＡＤ
Ｄ ）、 ＩＩ・・・・・・制御信号（Ｃ８）端子、１
２・・・・・・−書込制御信号（ＷＥ）端子、１４・・
・・・・書込データ信号（ＤＩＮ）端子、１４・・・・
・・出力信号（１）ＯＩ）端子、１５・・・、・・出力
制御信号（ＯＣＴ）端子、１６・・・・・・雑音制御信
号（ＯＣＮ）端子、５１．５２・・・・・・センス増幅
器出力線、Ａｌｌ、Ａｌ１・・・・・・回路、Ｂｌ、Ｂ
２・・・・・・データバス、Ｃ１ｌ、Ｃ１２，Ｃ２１，
Ｃ２２・・・・・・メモリセル、ＤＩ〜Ｄ４・・−・・
・テジット線、ＤＬｌＯ〜ＤＬ１４・・・・・・遅延線
、Ｑｌ−Ｑ４・・・・・・トランスファゲート、Ｑｌｌ
、Ｑｌ２・・・・・・制御トランジスタ、Ｑｌ３．Ｑｌ
４・・・・・・出力トランジスタ、Ｑ２１．Ｑ２２．Ｑ
３１〜Ｑ３７・・・・・・トランジスタ、Ｑ３８〜Ｑ４
１・・・・・・負荷トランジスタ、Ｗｌ〜Ｗ４・・・・
・・ワード線 である。 年２何 字３図 ’／−４図 ￥９図 ｆ７回 字′。図 ７．／Ｖ２ −に二Ｆ− Ｘ酔−１雫−一一 峯／／ヅ
Claims (1)
- アドレス１は号によって指定された記憶番地の情報をセ
ンスアンプを介して読出し出力回路から増幅して出力す
る半導体記憶回路において、前記アドレス信号が変動し
たとき所定幅のパルス信号を形成する制御パルス発生手
段と、この制御パルス形成手段からのパルス信号とこの
パルス信号に所定の遅延を与えたパルス信号とを前記セ
ンスアンプの出力信号に供給し出力信号の立上シまたは
立下りをなだらかにする波形制御手段とを備えたことを
特徴とする半導体記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223720A JPS60115092A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶回路 |
| US06/675,586 US4661928A (en) | 1983-11-28 | 1984-11-28 | Output buffer in which inductive noise is suppressed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223720A JPS60115092A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115092A true JPS60115092A (ja) | 1985-06-21 |
| JPH0256757B2 JPH0256757B2 (ja) | 1990-12-03 |
Family
ID=16802617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223720A Granted JPS60115092A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4661928A (ja) |
| JP (1) | JPS60115092A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194939B1 (en) * | 1985-03-14 | 1992-02-05 | Fujitsu Limited | Semiconductor memory device |
| JPH0734311B2 (ja) * | 1986-01-21 | 1995-04-12 | 株式会社東芝 | メモリセル |
| US4758743A (en) * | 1986-09-26 | 1988-07-19 | Motorola, Inc. | Output buffer with improved di/dt |
| US4797579A (en) * | 1987-07-27 | 1989-01-10 | Raytheon Company | CMOS VLSI output driver with controlled rise and fall times |
| US4857765A (en) * | 1987-11-17 | 1989-08-15 | International Business Machines Corporation | Noise control in an integrated circuit chip |
| US4866674A (en) * | 1988-02-16 | 1989-09-12 | Texas Instruments Incorporated | Bitline pull-up circuit for a BiCMOS read/write memory |
| JP2507529B2 (ja) * | 1988-03-31 | 1996-06-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR910004735B1 (ko) * | 1988-07-18 | 1991-07-10 | 삼성전자 주식회사 | 데이타 출력용 버퍼회로 |
| US4965474A (en) * | 1988-09-16 | 1990-10-23 | Texas Instruments Incorporated | Glitch suppression circuit |
| US4972101A (en) * | 1989-09-19 | 1990-11-20 | Digital Equipment Corporation | Noise reduction in CMOS driver using capacitor discharge to generate a control voltage |
| JPH0834060B2 (ja) * | 1990-06-22 | 1996-03-29 | 株式会社東芝 | 半導体記憶装置 |
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Family Cites Families (1)
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1983
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-
1984
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Also Published As
| Publication number | Publication date |
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