JPS60116233A - 周波数シンセサイザチュ−ナ - Google Patents
周波数シンセサイザチュ−ナInfo
- Publication number
- JPS60116233A JPS60116233A JP22497683A JP22497683A JPS60116233A JP S60116233 A JPS60116233 A JP S60116233A JP 22497683 A JP22497683 A JP 22497683A JP 22497683 A JP22497683 A JP 22497683A JP S60116233 A JPS60116233 A JP S60116233A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- controlled oscillator
- pll circuit
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はチューナに関し、特にＰＬＬ （フェイズロッ
クドループ）回路を用いた周波数シンセサイザチューナ
に関するものである。
クドループ）回路を用いた周波数シンセサイザチューナ
に関するものである。
前傾技術
従来この種の装置として第１図に示すものがある。図に
おいて、ＲＦ（高周波）受信信号はＲＦアンプ１を介し
てミキサ２へに入力されＶＣＯｋ（電圧制御型発振器）
３の発振出力と混合される。
おいて、ＲＦ（高周波）受信信号はＲＦアンプ１を介し
てミキサ２へに入力されＶＣＯｋ（電圧制御型発振器）
３の発振出力と混合される。
ミキサ２によってＩＦ（中間周波）信号に変換された出
力はＩＦアンプ４を介して検波器５へ入力される。この
検波出力はＭＰ×（マルチプレックス）復調器６によっ
て復調されて左右ステレオ信号となる。
力はＩＦアンプ４を介して検波器５へ入力される。この
検波出力はＭＰ×（マルチプレックス）復調器６によっ
て復調されて左右ステレオ信号となる。
局部発振器としてのＶＣＯ３の出力はまた、プリスケー
ラ７を介してプログラマブルデイバイダ８へ供給されて
コントローラ９からの制御信号に応じた分周比で分周さ
れる。この分周出力は位相比較器１０において基準信号
発生器１１からの基準信号と位相比較され、この比較出
力がＬＰＦ（ローパスフィルタ）１２を介してＶＣｏ３
の制御信号となっている。このＶＣｏ、３と、プリスケ
ーラ７と、デイバイダ８と、位相比較器１０と、ＬＰＦ
ｌ ２とによってＰＬＬ回路が構成されてＰＬＬ周波数
シンセサイザチューナとなる。
ラ７を介してプログラマブルデイバイダ８へ供給されて
コントローラ９からの制御信号に応じた分周比で分周さ
れる。この分周出力は位相比較器１０において基準信号
発生器１１からの基準信号と位相比較され、この比較出
力がＬＰＦ（ローパスフィルタ）１２を介してＶＣｏ３
の制御信号となっている。このＶＣｏ、３と、プリスケ
ーラ７と、デイバイダ８と、位相比較器１０と、ＬＰＦ
ｌ ２とによってＰＬＬ回路が構成されてＰＬＬ周波数
シンセサイザチューナとなる。
かかる構成において、ＶＣｏ３の制ｔ１１電圧には一般
にノイズが含まれているから、検波用ノｊにもこのノイ
ズが現れてしまう。このノイズはたとえば、ＰＬＬ回路
のループフィルタ１２では除去しえない基準周波数の信
号成分や、回路配線による電源リップルの飛込みあるい
はシンセサイザの制御系が発生するノイズ等である。こ
のノイズを取り除くためには、ループフィルタコ２の時
定数を大きくすることが考えられるが、ＰＬＬ回路の動
作自体が不安定となってしまうのでこの時定数を大きく
することはできないのである。
にノイズが含まれているから、検波用ノｊにもこのノイ
ズが現れてしまう。このノイズはたとえば、ＰＬＬ回路
のループフィルタ１２では除去しえない基準周波数の信
号成分や、回路配線による電源リップルの飛込みあるい
はシンセサイザの制御系が発生するノイズ等である。こ
のノイズを取り除くためには、ループフィルタコ２の時
定数を大きくすることが考えられるが、ＰＬＬ回路の動
作自体が不安定となってしまうのでこの時定数を大きく
することはできないのである。
発明の開示
本発明の目的はＰＬＬ回路の安定性を損うことなくノイ
ズ特性を良好とした周波数シンセサイザチューナを提供
することである。
ズ特性を良好とした周波数シンセサイザチューナを提供
することである。
本発明の他の目的はノイズ特性のみならず歪み率やＦＭ
受信機特有のスレッシュホールドの改善を可能とした周
波数シンセサイザチューナを提供することである。
受信機特有のスレッシュホールドの改善を可能とした周
波数シンセサイザチューナを提供することである。
本発明のチューナは、ＰＬＬ回路を用いた周波数シンセ
サイザチューナであって、ＰＬＬ回路内の電圧制御型発
振器以外の別の電圧制御型発振器と、ＰＬＬ回路内のル
ープフィルタの出力を入力とするノイズ除去用フィルタ
とを有し、このノイズ除去用フィルタの出ノ〕を当該別
の電圧制御型発振器の制御電圧とすると共にこの別の電
圧制御型発振器の発振出力を局部発振信号としたことを
特徴とする。
サイザチューナであって、ＰＬＬ回路内の電圧制御型発
振器以外の別の電圧制御型発振器と、ＰＬＬ回路内のル
ープフィルタの出力を入力とするノイズ除去用フィルタ
とを有し、このノイズ除去用フィルタの出ノ〕を当該別
の電圧制御型発振器の制御電圧とすると共にこの別の電
圧制御型発振器の発振出力を局部発振信号としたことを
特徴とする。
本発明の他のチューナは、ＰＬＬ回路内の電圧制御型発
振器以外の別の電圧制御型発振器と、ＰＬＬ回路内のル
ープフィルタの出力を入力とするノイズ除去用フィルタ
と、検波出力に応じた帰還信号を発生する手段と、前記
ノイズ除去用フィルタの出力と記帰還信号とを重畳して
当該別の電圧制御型発振器の制御電圧とすると共にこの
別の電圧制御型発振器の発振信号を局部発振信号とした
ことを特徴とする。
振器以外の別の電圧制御型発振器と、ＰＬＬ回路内のル
ープフィルタの出力を入力とするノイズ除去用フィルタ
と、検波出力に応じた帰還信号を発生する手段と、前記
ノイズ除去用フィルタの出力と記帰還信号とを重畳して
当該別の電圧制御型発振器の制御電圧とすると共にこの
別の電圧制御型発振器の発振信号を局部発振信号とした
ことを特徴とする。
実施例
以下に、本発明を図面を用いて説明する。
第２図は本発明の実施例のブロック図であり、第１図と
同等部分は同一符号により示している。
同等部分は同一符号により示している。
ＰＬＬ回路のＶＣｏ３とは別１．：ＶｃＯ１３を設け、
このＶＣｏ１３の制御Ｉ雷電圧、ＰＬＬ回路のループフ
ィルタ１２の出力をノイズ除去要フィルタであるＬＰＦ
ｌ ４を介した信号としたものである。
このＶＣｏ１３の制御Ｉ雷電圧、ＰＬＬ回路のループフ
ィルタ１２の出力をノイズ除去要フィルタであるＬＰＦ
ｌ ４を介した信号としたものである。
そして、このＶＣｏ１３の発振信号をミキサ２へ入力し
て局部発振信号としている。
て局部発振信号としている。
ここで、ＶＣｏ３と１３との回路構成を同一とすれば同
一の制御電圧に対づ”る発振周波数は共に同一となる。
一の制御電圧に対づ”る発振周波数は共に同一となる。
ＰＬＬループに含まれるＶＣｏ３はＰＬＬ回路の作用に
よって正確に基準信号にロックしたものとなる。このと
き、このＶＣｏ３の出力は局部発振信号に使用されては
いないので、ループフィルタ１２の時定数はＰＬＬルー
プとしての最適値に設定することができる。この場合、
ループフィルタ１２の出力には上述した如くノイズが含
まれているから、ノイズ除去用のＬＰＦＩ ４によって
このノイズを除去して完全な制御電圧としてＶＣｏ１３
へ供給し得ることになる。この時このフィルタ１４はＰ
ＬＬ回路のループ外にあるからこのフィルタの時定数は
ノイズを除去するのに最適な値としうる。よって、制御
電圧からはノイズが除去され、結果として検波出力には
ノイズは生じない。
よって正確に基準信号にロックしたものとなる。このと
き、このＶＣｏ３の出力は局部発振信号に使用されては
いないので、ループフィルタ１２の時定数はＰＬＬルー
プとしての最適値に設定することができる。この場合、
ループフィルタ１２の出力には上述した如くノイズが含
まれているから、ノイズ除去用のＬＰＦＩ ４によって
このノイズを除去して完全な制御電圧としてＶＣｏ１３
へ供給し得ることになる。この時このフィルタ１４はＰ
ＬＬ回路のループ外にあるからこのフィルタの時定数は
ノイズを除去するのに最適な値としうる。よって、制御
電圧からはノイズが除去され、結果として検波出力には
ノイズは生じない。
第３図は第２図のＶＣｏ３と１３との具体例の回路図で
あり、ＶＴが制御電圧である。しかしながら、この回路
例に限定されることはないことは明白である。
あり、ＶＴが制御電圧である。しかしながら、この回路
例に限定されることはないことは明白である。
第４図は本発明の他の例のブロック図であり、第２図と
同等部分は同一符号により示す。本例では、検波出力を
帰還回路１５へ入力して帰還信号を得、この信号をＶＣ
Ｏ１３の制ｔｉｌ＋電圧に加算器１６によって重畳する
ようにしたものである。他の構成は第２図の例と同一で
ある。
同等部分は同一符号により示す。本例では、検波出力を
帰還回路１５へ入力して帰還信号を得、この信号をＶＣ
Ｏ１３の制ｔｉｌ＋電圧に加算器１６によって重畳する
ようにしたものである。他の構成は第２図の例と同一で
ある。
この場合、帰還回路１５を直流帰還とずれば、これはい
わゆるＡＦＣ（自動周波数制御）動作となって、２つの
局部発振器３と１３との特性がずれていても、自動的に
補正されることになる。また交流帰還とすれば、ＦＭ帰
還動作となって歪の改善や−ＦＭノイズのスレッシュホ
ールドの改善が可能となる。
わゆるＡＦＣ（自動周波数制御）動作となって、２つの
局部発振器３と１３との特性がずれていても、自動的に
補正されることになる。また交流帰還とすれば、ＦＭ帰
還動作となって歪の改善や−ＦＭノイズのスレッシュホ
ールドの改善が可能となる。
効 果
叙上の如く、本発明によれば、ＰＬＬ回路のループ外に
別にＶＣＯを設けてこのＶＣＯの出力を局発信号として
いるので、ＰＬＬ回路のループ時定数を最適に設定する
ことが可能でありかつ局発用のＶＣＯの制御電圧のノイ
ズ除去も完全となる。。
別にＶＣＯを設けてこのＶＣＯの出力を局発信号として
いるので、ＰＬＬ回路のループ時定数を最適に設定する
ことが可能でありかつ局発用のＶＣＯの制御電圧のノイ
ズ除去も完全となる。。
よって、Ｓ／Ｎの良いチューナとなると共にＦＭ検波出
力から局光ＶＣＯへ負帰還をなＵば、歪特性やスレッシ
ュホールドの改善が図れて高性能のチューナとなる。
力から局光ＶＣＯへ負帰還をなＵば、歪特性やスレッシ
ュホールドの改善が図れて高性能のチューナとなる。
第１図は従来のチューナのブロック図、第２図は本発明
の実施例のブロック図、第３図は第２図のＶＣＯの具体
例の回路図、第４図は本発明の他の例を示すブロック図
である。 主要部分の符号の説明 ２・・・・・・ミキサ ３．１３・・・・・・ＶＣＯ １２・・・・・・ＬＰＦ １４・・・・・・ノイズ除去要フィルタ１５・・・・・
・帰還回路 １６・・・・・・加算器 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 （外１名）
の実施例のブロック図、第３図は第２図のＶＣＯの具体
例の回路図、第４図は本発明の他の例を示すブロック図
である。 主要部分の符号の説明 ２・・・・・・ミキサ ３．１３・・・・・・ＶＣＯ １２・・・・・・ＬＰＦ １４・・・・・・ノイズ除去要フィルタ１５・・・・・
・帰還回路 １６・・・・・・加算器 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 （外１名）
Claims (1)
- 【特許請求の範囲】 （’１）ＰＬＬ（フェイズロックドループ）回路を用い
々周波数シンセサイザチューナであって、前記ＰＬＬ回
路内の電圧制御型発振器以外の別の電圧制御型発振器と
、前記ＰＬＬ回路内のループフィルタの出力を入力とす
るノイズ除去用フィルタとを有し、このノイズ除去用フ
ィルタの出ノｊを前記側の電圧制御型発振器の制ｔａｐ
電圧とづると共に前記側の電圧制御型発振器の発振出力
を局部発振信号としたことを特徴とするチューナ。 （２）ＰＬＬ回路を用いた周波数シンセザイザチューナ
であって、前記ＰＬＬ回路内の電圧制御型発振器以外の
別の電圧制御型発振器と、前記ＰＬｌ−回路内のループ
フィルタの出力を入力とするノイズ除去用フィルタと、
検波出力に応じた帰還信号を発生する手段と、前記ノイ
ズ除去用フィルタの出力と前記帰還信号とを重畳して前
記側の電圧制御型発振器の制御電圧とすると共に前記側
の電圧制御型発振器の発振信号を局部発振信号としたこ
とを特徴とするチューナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497683A JPS60116233A (ja) | 1983-11-28 | 1983-11-28 | 周波数シンセサイザチュ−ナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497683A JPS60116233A (ja) | 1983-11-28 | 1983-11-28 | 周波数シンセサイザチュ−ナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116233A true JPS60116233A (ja) | 1985-06-22 |
| JPH0480568B2 JPH0480568B2 (ja) | 1992-12-18 |
Family
ID=16822149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22497683A Granted JPS60116233A (ja) | 1983-11-28 | 1983-11-28 | 周波数シンセサイザチュ−ナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116233A (ja) |
-
1983
- 1983-11-28 JP JP22497683A patent/JPS60116233A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480568B2 (ja) | 1992-12-18 |
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