JPS60116A - ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 - Google Patents
ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路Info
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- JPS60116A JPS60116A JP58107416A JP10741683A JPS60116A JP S60116 A JPS60116 A JP S60116A JP 58107416 A JP58107416 A JP 58107416A JP 10741683 A JP10741683 A JP 10741683A JP S60116 A JPS60116 A JP S60116A
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- Japan
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- gate
- voltage
- circuit
- capacitor
- cathode
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
- H03K17/732—Measures for enabling turn-off
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/605—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/61—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- H03K17/722—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit
- H03K17/723—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゲートターンオフサイリスタ（以下Ｇ Ｔ
Ｏサイリスクと称す）のゲート駆動回路で特にターンオ
フ回路部分に関する。
Ｏサイリスクと称す）のゲート駆動回路で特にターンオ
フ回路部分に関する。
まず、この種のゲート駆動回路の従来例を説明し、よっ
て本発明の目的を明らかにする。
て本発明の目的を明らかにする。
第１図はターンオフ回路部分の従来例の一つを示す回路
図、第２図はその動作波形図である。直流電源１はトラ
ンジスタ２を介してパルストランス３の一次側に接続さ
れ、該パルストランス３の二次側にはスイッチ素子４を
介してコンデンサ５及びＧＴＯサイリスタ６のゲート−
カッ−１−間が並列接続されている。
図、第２図はその動作波形図である。直流電源１はトラ
ンジスタ２を介してパルストランス３の一次側に接続さ
れ、該パルストランス３の二次側にはスイッチ素子４を
介してコンデンサ５及びＧＴＯサイリスタ６のゲート−
カッ−１−間が並列接続されている。
このようにして、直流電源１の電力はトランジスタ２の
スイッチオンによりパルストランス３の二次側に伝達さ
れ、スイッチ素子４をオンさせるとＧ ′ｒＯサイリス
タ６のゲート−カソード間に逆バイアス電圧が印加され
てＧＴＯザイリスク６はターンオフされる。また同時に
コンデンサ５は図示のような極性、に充電される。トラ
ンジスタ２がオフ時にはコンデンサ５の電圧によって逆
バイアス電圧が印加継続される。なお、ＧＴＯサイリス
タ６のゲート−アノード間のもれ電流とゲート−カソー
ド間のもれ電流でコンデンサ５は放電されるので、トラ
ンジスタ２のスイッチング周波数はそれらを考慮して定
められる。
スイッチオンによりパルストランス３の二次側に伝達さ
れ、スイッチ素子４をオンさせるとＧ ′ｒＯサイリス
タ６のゲート−カソード間に逆バイアス電圧が印加され
てＧＴＯザイリスク６はターンオフされる。また同時に
コンデンサ５は図示のような極性、に充電される。トラ
ンジスタ２がオフ時にはコンデンサ５の電圧によって逆
バイアス電圧が印加継続される。なお、ＧＴＯサイリス
タ６のゲート−アノード間のもれ電流とゲート−カソー
ド間のもれ電流でコンデンサ５は放電されるので、トラ
ンジスタ２のスイッチング周波数はそれらを考慮して定
められる。
かかるゲート−アノード間のもれ電流は、ＧＴ０ザイリ
スク６のアノードからゲートにもれる電流であり、これ
はさらにコンデンサ５を通ってＧＴｏサイリスタ６のカ
ソード側に流れるため、またゲート−カソード間のもれ
電流はゲート−カソード間に逆バイアス電圧が印加され
ているために流れる電流であり、これもコンデンサ５を
通って流れるため、コンデンサ５を放電させる。
スク６のアノードからゲートにもれる電流であり、これ
はさらにコンデンサ５を通ってＧＴｏサイリスタ６のカ
ソード側に流れるため、またゲート−カソード間のもれ
電流はゲート−カソード間に逆バイアス電圧が印加され
ているために流れる電流であり、これもコンデンサ５を
通って流れるため、コンデンサ５を放電させる。
また、前記ゲーｉ・−アノード間のもれ電流は、ゲート
−カソード“間の逆バイアス電圧に関係なくほぼ一定で
ある性質があり、ゲート−カソード間のもれ電流は逆バ
イアス電圧が高い程大きな電流が流れ、ある逆バイアス
電圧以上の領域になると急激に大きな電流が流れる性質
がある（第２図ゲート電圧ｖｇとゲート電流Ｉｇの関係
参照）。
−カソード“間の逆バイアス電圧に関係なくほぼ一定で
ある性質があり、ゲート−カソード間のもれ電流は逆バ
イアス電圧が高い程大きな電流が流れ、ある逆バイアス
電圧以上の領域になると急激に大きな電流が流れる性質
がある（第２図ゲート電圧ｖｇとゲート電流Ｉｇの関係
参照）。
第２図に示すように、アノード電流ＩＡが流入るしてい
るとき、これをターンオフするにはスイッチ素子４を導
通させ、時間ｔ１に負ゲート電流１（Ｈｒを流入させて
、ＧＴＯサイリスク６内に蓄積していた過剰少数キャリ
アを消失させる。こうしてＧＴ○ザイリスク６はターン
オフし、アノード重比ＶＡＮは図に示すように上昇する
。負ゲート電圧Ｖｇｒはスイッチ素子４が導通してアノ
ード電流Ｉ＾が減少し始めると増大し、ピーク値に達し
た後一定値をとる。
るとき、これをターンオフするにはスイッチ素子４を導
通させ、時間ｔ１に負ゲート電流１（Ｈｒを流入させて
、ＧＴＯサイリスク６内に蓄積していた過剰少数キャリ
アを消失させる。こうしてＧＴ○ザイリスク６はターン
オフし、アノード重比ＶＡＮは図に示すように上昇する
。負ゲート電圧Ｖｇｒはスイッチ素子４が導通してアノ
ード電流Ｉ＾が減少し始めると増大し、ピーク値に達し
た後一定値をとる。
ところで、ＧＴＯサイリスタ６のターンオフタイムを短
縮し、しかも遮断可能なアノード電流を大きくとるため
には、負ゲート電流１ｇの立上り（ｄｉｇ／ｄｔ）を大
きくし、その波高値１ｇｏを大きくするごとが重要であ
る。しかしこの、負ゲート電流Ｉｇの立」ニリは、スイ
ッチ素子４のスイッチング時間およびゲート逆バイアス
回路中の配線インダクタンスによって制限されるので、
この立上りを速くするためには、高速のスイッチング素
子を使用すると同時に、逆バイアス電源電圧を高くする
必要がある。
縮し、しかも遮断可能なアノード電流を大きくとるため
には、負ゲート電流１ｇの立上り（ｄｉｇ／ｄｔ）を大
きくし、その波高値１ｇｏを大きくするごとが重要であ
る。しかしこの、負ゲート電流Ｉｇの立」ニリは、スイ
ッチ素子４のスイッチング時間およびゲート逆バイアス
回路中の配線インダクタンスによって制限されるので、
この立上りを速くするためには、高速のスイッチング素
子を使用すると同時に、逆バイアス電源電圧を高くする
必要がある。
しかし、この回路のように常に高い逆バイアス重圧Ｖｇ
を印加しているとＧＴＯザイリスタのゲー１−もれ電流
が大きくその結果ＧＴＯサイリスクのゲートの発熱が大
きくゲート許容損失を超えるおそれもある。また、逆バ
イアス用電源容量も大きくなる欠点がある。
を印加しているとＧＴＯザイリスタのゲー１−もれ電流
が大きくその結果ＧＴＯサイリスクのゲートの発熱が大
きくゲート許容損失を超えるおそれもある。また、逆バ
イアス用電源容量も大きくなる欠点がある。
このような欠点を解消するため、第３図に示すように直
流電源１の他にもう一つの独立した逆バイアス用電源を
用意する方式も考えられる。
流電源１の他にもう一つの独立した逆バイアス用電源を
用意する方式も考えられる。
この第３図においてパルストランス３、トランジスタ２
、直流電源１、スイッチ素子４で構成されている回路部
は第１図の回路と同様に高い逆バイアス電圧を発生させ
るところであるが、ＧＴＯサイリスタ６が完全にターン
オフするに足る時間の期間トランジスタ２がオンして高
い逆バイアス電圧がＧ Ｔ Ｏサイリスク６のゲート−
カソード間にかかるようになっている。
、直流電源１、スイッチ素子４で構成されている回路部
は第１図の回路と同様に高い逆バイアス電圧を発生させ
るところであるが、ＧＴＯサイリスタ６が完全にターン
オフするに足る時間の期間トランジスタ２がオンして高
い逆バイアス電圧がＧ Ｔ Ｏサイリスク６のゲート−
カソード間にかかるようになっている。
パルストランス８、交流電源７、ダイオード９、コンデ
ンサ５、抵抗ｌＯより構成されている回路部は常時低い
逆バイアス電圧をＧＴＯサイリスタ６のゲート−カソー
ド間にかけている。
ンサ５、抵抗ｌＯより構成されている回路部は常時低い
逆バイアス電圧をＧＴＯサイリスタ６のゲート−カソー
ド間にかけている。
しかし、この第３図のごとく、逆バイアス用の電源とし
て２種の独立したものを使用するのでは回路構成が複雑
になってしまう。
て２種の独立したものを使用するのでは回路構成が複雑
になってしまう。
本発明の目的は前記従来例の不都合を解消し、１個の電
源から２種の逆バイアス用電圧を得、その・）ちの１０
１い逆バイアス電圧によってＧＴＯサイリスクのターン
オフタイムを短くし、さらに低い逆バイアス電圧によっ
てゲート−カソード間のもれ電流を小さくし同時にオフ
電圧を確保できるようにしたゲートターンオフサイリス
クのゲート駆動回路を提供することにある。
源から２種の逆バイアス用電圧を得、その・）ちの１０
１い逆バイアス電圧によってＧＴＯサイリスクのターン
オフタイムを短くし、さらに低い逆バイアス電圧によっ
てゲート−カソード間のもれ電流を小さくし同時にオフ
電圧を確保できるようにしたゲートターンオフサイリス
クのゲート駆動回路を提供することにある。
この目的は本発明によれば、１個の直流電源から半導体
スイッチを介してゲートターンオフサイリスクのゲーＩ
〜に逆電圧を印加する回路において、初めは半導体スイ
ッチを完全にオンさせて高い電圧をゲートターンオフサ
イリスクのゲートに印加し、規定時間後は前記半導体ス
イッチをオフし複数の抵抗で分圧した低い電圧をゲート
ターンオフサイリスクのゲートに印加ずや手段を設けた
ことにより達成される。
スイッチを介してゲートターンオフサイリスクのゲーＩ
〜に逆電圧を印加する回路において、初めは半導体スイ
ッチを完全にオンさせて高い電圧をゲートターンオフサ
イリスクのゲートに印加し、規定時間後は前記半導体ス
イッチをオフし複数の抵抗で分圧した低い電圧をゲート
ターンオフサイリスクのゲートに印加ずや手段を設けた
ことにより達成される。
以下、図面について本発明の実施例を詳細に説明する。
第４図は本発明の実施例を示す回路図、第５図は動作波
形図である。第４図において、２ｏはパルストランス１
１と整流用ダイオード１２．１３を介してコンデンサ１
８に直流電圧を印加する電源を示ず。ＧＴＯサイリスタ
１９のカソードに一θ１１１を接続されているコンデン
サ１８の他端は１、ＧＴＯサイリスタ１９のゲートにコ
レクタを接続されているトランジスタ１６のエミッタに
接続され一ζいる。コンデンサ１８には抵抗１７と１０
との直列接続からなる分圧器が並列接続されていて、そ
の分圧点は１−ランリスク１６のコレクタに接続されて
いる。すなわち、分圧抵抗１７．１０は、コンデンサ電
圧を分圧して取り出し、これをＧＴＯサイリスク１９の
ゲート−カソード間に印加する逆バイアス電圧として与
えるものである。
形図である。第４図において、２ｏはパルストランス１
１と整流用ダイオード１２．１３を介してコンデンサ１
８に直流電圧を印加する電源を示ず。ＧＴＯサイリスタ
１９のカソードに一θ１１１を接続されているコンデン
サ１８の他端は１、ＧＴＯサイリスタ１９のゲートにコ
レクタを接続されているトランジスタ１６のエミッタに
接続され一ζいる。コンデンサ１８には抵抗１７と１０
との直列接続からなる分圧器が並列接続されていて、そ
の分圧点は１−ランリスク１６のコレクタに接続されて
いる。すなわち、分圧抵抗１７．１０は、コンデンサ電
圧を分圧して取り出し、これをＧＴＯサイリスク１９の
ゲート−カソード間に印加する逆バイアス電圧として与
えるものである。
さらに、トランジスタ１６のベースにはフォートカプラ
等の信号伝達用絶縁素子１４から単安定回路１５を介し
てターンオフ信号が導かれる。
等の信号伝達用絶縁素子１４から単安定回路１５を介し
てターンオフ信号が導かれる。
このようにして、コンデンサ１８は、パルストランス１
１と整流用ダイオード１２．１３により直流電圧を印加
されてパルストランス１１の出力電圧とほぼ同じ電圧ま
で充電される。
１と整流用ダイオード１２．１３により直流電圧を印加
されてパルストランス１１の出力電圧とほぼ同じ電圧ま
で充電される。
一方、信号伝達連用絶縁素子１４によってＧＴＯサイリ
スタ１９のターンオフ信号が単安定回路１５に入力され
ると、単安定回路１５にによって１−ランリスク１６を
一定時間幅駆動するＨ” レベルのパルスが出力される
。トランジスタ１６がオンすると、コンデンサ１８にあ
らかじめ充電されていた電圧がＧＴＯサイリスタ１９の
ゲート−カッーＩ′間に印加されて、コンデンサ１８−
ＧＴＯ−ＩＪイリスタ１９のカソード−ＧＴＯサイリス
ク１９のゲー トートランジスタ１６の経路で電流が流
れ、Ｇ Ｔ Ｏサイリスタ１９内に蓄積されていた過剰
少数キャリアが消失させられ、ＧＴＯサイリスタ１９は
ターンオフする。
スタ１９のターンオフ信号が単安定回路１５に入力され
ると、単安定回路１５にによって１−ランリスク１６を
一定時間幅駆動するＨ” レベルのパルスが出力される
。トランジスタ１６がオンすると、コンデンサ１８にあ
らかじめ充電されていた電圧がＧＴＯサイリスタ１９の
ゲート−カッーＩ′間に印加されて、コンデンサ１８−
ＧＴＯ−ＩＪイリスタ１９のカソード−ＧＴＯサイリス
ク１９のゲー トートランジスタ１６の経路で電流が流
れ、Ｇ Ｔ Ｏサイリスタ１９内に蓄積されていた過剰
少数キャリアが消失させられ、ＧＴＯサイリスタ１９は
ターンオフする。
次に、単安定回路１５のパルスがＬ” レベルに戻ると
トランジスタ１６はオフし、ＧＴＯサイリスク１９のゲ
ート−カソード電圧は抵抗１７と抵抗１０との抵抗分圧
比に逆バイアス用電源電圧を分圧したほぼ一定電圧とな
る。ここで抵抗分圧された電圧はＧ Ｔ Ｏサイリスタ
１９のゲート−カソード間に継続印加すべき、逆バイア
ス電圧値によって決定する。逆バイアス電圧値は前記の
ごとく、ゲート漏れ電流が小さくなりかつオフ電圧が確
保される値に決定する。この逆バイアス電圧値は通常数
Ｖ程度でよい。第５図中、ｔはＧＴＯサイリスタ１９の
ターンオフ動作時間であり、この時間もの経過後の逆バ
イアス電圧Ｖｇｒｔは第２図のＶｇｒと比べて低下して
いることがわかる。
トランジスタ１６はオフし、ＧＴＯサイリスク１９のゲ
ート−カソード電圧は抵抗１７と抵抗１０との抵抗分圧
比に逆バイアス用電源電圧を分圧したほぼ一定電圧とな
る。ここで抵抗分圧された電圧はＧ Ｔ Ｏサイリスタ
１９のゲート−カソード間に継続印加すべき、逆バイア
ス電圧値によって決定する。逆バイアス電圧値は前記の
ごとく、ゲート漏れ電流が小さくなりかつオフ電圧が確
保される値に決定する。この逆バイアス電圧値は通常数
Ｖ程度でよい。第５図中、ｔはＧＴＯサイリスタ１９の
ターンオフ動作時間であり、この時間もの経過後の逆バ
イアス電圧Ｖｇｒｔは第２図のＶｇｒと比べて低下して
いることがわかる。
以上述べたように本発明のゲートターンオフサイリスク
のゲート駆動回路は、該サイリスクのターンオフ時に高
い逆バイアス電圧を印加してターンオフタイムを短縮し
、その後は低い逆バイアス電圧を印加するようにしたの
で、ゲート−カソード間のもれ電流が小さくなり、ＧＴ
Ｏサイリスクのオフ時の発熱が小さくなるものである。
のゲート駆動回路は、該サイリスクのターンオフ時に高
い逆バイアス電圧を印加してターンオフタイムを短縮し
、その後は低い逆バイアス電圧を印加するようにしたの
で、ゲート−カソード間のもれ電流が小さくなり、ＧＴ
Ｏサイリスクのオフ時の発熱が小さくなるものである。
しかも、逆バイアス用電源は１種類のみですむのでゲー
ト駆動回路の構成が簡単なものである。
ト駆動回路の構成が簡単なものである。
第１図は従来例を示す回路図、第２図は同回路の動作波
形図、第３図は他の従来例を示す回路図、第４図は本発
明のゲート駆動回路の実施例を示す回路図、第５図は第
４図回路の動作波形図である。 １・・・直流電源 ２・・・トランジスタ３．８・・・
パルストランス ４・・・ス・インチ素子 ５・・・コンデンサ６・・・
Ｇ’ｒＯ−リ°イリスタ ７・・・交流電源９・・・ダ
イオード １０．１７・・・抵抗１１・・・パルストラ
ンス １２、１３・・・整流ダイオード １４・・・信号伝達用絶縁素子 １５・・・単安定回路 １６・・・トランジスタ１８・
・・コンデンサ １９・・・ＧＴＯサイリスタ２０・・
・電源 出願人 富士電機製造株式会社 第１＠ 第２図
形図、第３図は他の従来例を示す回路図、第４図は本発
明のゲート駆動回路の実施例を示す回路図、第５図は第
４図回路の動作波形図である。 １・・・直流電源 ２・・・トランジスタ３．８・・・
パルストランス ４・・・ス・インチ素子 ５・・・コンデンサ６・・・
Ｇ’ｒＯ−リ°イリスタ ７・・・交流電源９・・・ダ
イオード １０．１７・・・抵抗１１・・・パルストラ
ンス １２、１３・・・整流ダイオード １４・・・信号伝達用絶縁素子 １５・・・単安定回路 １６・・・トランジスタ１８・
・・コンデンサ １９・・・ＧＴＯサイリスタ２０・・
・電源 出願人 富士電機製造株式会社 第１＠ 第２図
Claims (1)
- １個の直流電源から半導体スイッチを介してゲートター
ンオフサイリスクのゲートに送電圧を印加する回路にお
いて、初めは半導体スイ・ノチを完全にオンさせて高い
電圧をゲートターンオフサイリスクのゲートに印加し、
規定時間後は前記半導体スイッチをオフし複数の抵抗で
分圧した低い電圧をゲートターンオフサイリスクのゲー
トに印加する手段を設けたことを特徴とするゲートター
ンオフサイリスクのゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107416A JPS60116A (ja) | 1983-06-15 | 1983-06-15 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107416A JPS60116A (ja) | 1983-06-15 | 1983-06-15 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116A true JPS60116A (ja) | 1985-01-05 |
Family
ID=14458590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107416A Pending JPS60116A (ja) | 1983-06-15 | 1983-06-15 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077487A (en) * | 1989-09-08 | 1991-12-31 | Toyo Denki Seizo Kabushiki Kaisha | Driver circuit for a large capacity switching element |
| DE102008039413B3 (de) * | 2008-08-13 | 2010-01-14 | Converteam Technology Ltd., Rugby | Elektrische Schaltung zur Ansteuerung eines Leistungshalbleiterschaltelements |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106231A (en) * | 1980-12-23 | 1982-07-02 | Mitsubishi Electric Corp | Gate circuit for gate turn-off thyristor |
-
1983
- 1983-06-15 JP JP58107416A patent/JPS60116A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106231A (en) * | 1980-12-23 | 1982-07-02 | Mitsubishi Electric Corp | Gate circuit for gate turn-off thyristor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077487A (en) * | 1989-09-08 | 1991-12-31 | Toyo Denki Seizo Kabushiki Kaisha | Driver circuit for a large capacity switching element |
| DE102008039413B3 (de) * | 2008-08-13 | 2010-01-14 | Converteam Technology Ltd., Rugby | Elektrische Schaltung zur Ansteuerung eines Leistungshalbleiterschaltelements |
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