JPS60117633A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60117633A JPS60117633A JP58224052A JP22405283A JPS60117633A JP S60117633 A JPS60117633 A JP S60117633A JP 58224052 A JP58224052 A JP 58224052A JP 22405283 A JP22405283 A JP 22405283A JP S60117633 A JPS60117633 A JP S60117633A
- Authority
- JP
- Japan
- Prior art keywords
- film
- psg3
- thermal expansion
- layer
- epoxy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、チップの大きさが５×５間以上の集積度の
高いメモリやデバイスの大面積のパッシベーションのク
ラックの防止やリーク不良を改善した高信頼性パッシベ
ーション半導体装置に関する。
高いメモリやデバイスの大面積のパッシベーションのク
ラックの防止やリーク不良を改善した高信頼性パッシベ
ーション半導体装置に関する。
大規模なＲＡＭやＩ）ＩＭなどのチップサイズの大きな
パッジベージ目ンに於いて、シん酸シリカ系バッジベー
ジ冒ンガラスを用い、このガラスの熱膨張係数が１０刈
０−７７℃と小さいにもかかわらず、これよシも一桁以
上熱膨張係数の大きいＭ（α−２３０刈ｏ−７／ｌ）や
エポキシ樹脂（α＝２００Ｘ１０−７／℃）にガラスが
直接に接し、熱処理工程でガラスとそれらの著るしい熱
膨張差によってガラスの中に大きな引張応力が発生し、
ガラスがクラックし、下のデバイスまでもクラックが伝
播し、デバイスの不良が発生していた。またこれらの充
分な対策がないままに生産され、チップサイズが大型化
するにつれてますますパッシベーションのクラックが多
発し問題化するに至った。
パッジベージ目ンに於いて、シん酸シリカ系バッジベー
ジ冒ンガラスを用い、このガラスの熱膨張係数が１０刈
０−７７℃と小さいにもかかわらず、これよシも一桁以
上熱膨張係数の大きいＭ（α−２３０刈ｏ−７／ｌ）や
エポキシ樹脂（α＝２００Ｘ１０−７／℃）にガラスが
直接に接し、熱処理工程でガラスとそれらの著るしい熱
膨張差によってガラスの中に大きな引張応力が発生し、
ガラスがクラックし、下のデバイスまでもクラックが伝
播し、デバイスの不良が発生していた。またこれらの充
分な対策がないままに生産され、チップサイズが大型化
するにつれてますますパッシベーションのクラックが多
発し問題化するに至った。
本発明は上記欠点を解決するために研究がなされたもの
でアシ、その目的とするところはパッシベーション膜内
に発生する引張応力を低減するだめの緩衝域あるいはパ
ッシベーション膜に接する一層以上の応力緩衝膜を設け
ることによって、ガラス内に発生する引張応力を著るし
く減少させ。
でアシ、その目的とするところはパッシベーション膜内
に発生する引張応力を低減するだめの緩衝域あるいはパ
ッシベーション膜に接する一層以上の応力緩衝膜を設け
ることによって、ガラス内に発生する引張応力を著るし
く減少させ。
ガラスの破壊強度以内に引張応力をおさえることによっ
てクラックを防止し、デバイスの信頼性。
てクラックを防止し、デバイスの信頼性。
歩留、り向上をはかることである。
Ｓｉペレット／ｋｌ／ＰＳＧ／エポキシの多層構造に於
て、ＰＳＧと間接あるいは直接に接する膜に応力緩衝域
を設けるか又はＰＳＧに接する膜の熱膨張係数がＰＳＧ
とＡｌ配線材料又はエポキシとの熱膨張係数の間にある
一層以上の応力緩衝膜を設け、ガラス内に発生する引張
応力を破壊強度以内に納めることによってガラスあるい
はベレットのクラックを防止する。このようなパッシベ
ーション法によるデバイスを作製するとデバイスの歩留
シ、リーク不良など著るしく向上する。
て、ＰＳＧと間接あるいは直接に接する膜に応力緩衝域
を設けるか又はＰＳＧに接する膜の熱膨張係数がＰＳＧ
とＡｌ配線材料又はエポキシとの熱膨張係数の間にある
一層以上の応力緩衝膜を設け、ガラス内に発生する引張
応力を破壊強度以内に納めることによってガラスあるい
はベレットのクラックを防止する。このようなパッシベ
ーション法によるデバイスを作製するとデバイスの歩留
シ、リーク不良など著るしく向上する。
前記したパッシベーション法を適用すると例えばチップ
サイズ５×５餌の面積に於いて１００倍の顕微鏡下で観
察されるガラスのクラック数は応力緩衝膜を形成しない
ものに関しては５０〜１００個程度あるのに対し、応力
緩衝膜を形成したものに関してはそのクラック数は１０
個以下になった。
サイズ５×５餌の面積に於いて１００倍の顕微鏡下で観
察されるガラスのクラック数は応力緩衝膜を形成しない
ものに関しては５０〜１００個程度あるのに対し、応力
緩衝膜を形成したものに関してはそのクラック数は１０
個以下になった。
実施例１
メモリー等のパッシベーションは通當Ａｌの上にアＳＧ
膜をつけその上からエポキシで封止するか例えば第１図
に応力分布を示したようにＰＳＧ３とエポキシ５の間に
ｌ’ＪＮＢｆ１４を形成する。ＡｆｆｌＮＯ熱膨張係数
はα−５０Ｘ１０’ＡであるからＰＳＧ ３とエポキシ
５の熱膨張差をＡＪＩＮ膜４が応力緩衝膜の役割をしＰ
ＳＧのクラック数を著るしく減少させた。
膜をつけその上からエポキシで封止するか例えば第１図
に応力分布を示したようにＰＳＧ３とエポキシ５の間に
ｌ’ＪＮＢｆ１４を形成する。ＡｆｆｌＮＯ熱膨張係数
はα−５０Ｘ１０’ＡであるからＰＳＧ ３とエポキシ
５の熱膨張差をＡＪＩＮ膜４が応力緩衝膜の役割をしＰ
ＳＧのクラック数を著るしく減少させた。
５ ｍＸ ５ ｍｍのチップサイズ面積に於いてクラッ
ク数は５個以下であった。このクラックはシリコンペレ
ット１には伝播していなかった。なおＰＳＧ３の膜厚は
１μｍ、ＡｌＮ膜４の膜厚は０．７μｍであった。
ク数は５個以下であった。このクラックはシリコンペレ
ット１には伝播していなかった。なおＰＳＧ３の膜厚は
１μｍ、ＡｌＮ膜４の膜厚は０．７μｍであった。
尚２はＡ１１ｉ、Ｃは圧縮応力、ｔは引張応力の各方向
を示している。
を示している。
実施例２
実施例１の１ｙｌＮ膜４の代シに第２図に示すよりなＳ
ｉＮ膜６をつけた。ＰＳＧ膜厚１μｍ、ＳｉＮ膜厚０、
Ｆｌｍであり ＳｉＮ膜の熱膨張係数（！＝３０ＸＩ
ｏ−７ｉ℃であるので応力緩衝膜の作用があシ、 ＰＳ
Ｇ内に発生する応力は減少し５ ｍｍ Ｘ ５ ｍのチ
ップサイズ面積に於いてクラック数は３個以下であった
。なおガラス内のクラックのシリコン１の伝播はなかっ
た。
ｉＮ膜６をつけた。ＰＳＧ膜厚１μｍ、ＳｉＮ膜厚０、
Ｆｌｍであり ＳｉＮ膜の熱膨張係数（！＝３０ＸＩ
ｏ−７ｉ℃であるので応力緩衝膜の作用があシ、 ＰＳ
Ｇ内に発生する応力は減少し５ ｍｍ Ｘ ５ ｍのチ
ップサイズ面積に於いてクラック数は３個以下であった
。なおガラス内のクラックのシリコン１の伝播はなかっ
た。
実施例３
応力緩衝膜を形成せずに第３図に示したようにへ１１得
２にグレーティング７を設は応力を吸収するか又はＭ層
２の領域８を一部酸化させＩＬＩ層２とＰＳＧ ３の間
で応力を緩和させてもよい。このようにしてもＰＳＧ
ａ内に発生する引張応力は著るしく減少する。このよう
な構造の５＋ｍＸ５ｍｍのチップサイズ内のクラックは
存在しなかった。なお上記二側のＰＥＧをこれよりも熱
膨張係数の大きいホウリン酸シリカ系、鉛系ガラスに代
えて使用し得ると更に効果が大きく、ＰＳＧを他のガラ
スに置き変えて使用しうることは勿論である。
２にグレーティング７を設は応力を吸収するか又はＭ層
２の領域８を一部酸化させＩＬＩ層２とＰＳＧ ３の間
で応力を緩和させてもよい。このようにしてもＰＳＧ
ａ内に発生する引張応力は著るしく減少する。このよう
な構造の５＋ｍＸ５ｍｍのチップサイズ内のクラックは
存在しなかった。なお上記二側のＰＥＧをこれよりも熱
膨張係数の大きいホウリン酸シリカ系、鉛系ガラスに代
えて使用し得ると更に効果が大きく、ＰＳＧを他のガラ
スに置き変えて使用しうることは勿論である。
上記したよう、本博膜構造は信頼性の旨いパッシベーシ
ョン方法であるのでメモリーその他生導体デバイスのパ
ッシベーション等に使用可能でちる。
ョン方法であるのでメモリーその他生導体デバイスのパ
ッシベーション等に使用可能でちる。
第１図乃至第３図は本発明の各実施例の構造を示す断面
図である。 ２・・・ＡＡ層、３・・・ＰＳＧ層、４・・・ＡｌＮ膜
、５・・・エポキシ層、６・・・ＳｉＮ層′、７・・・
グレーティング。 代理人 弁理士 則近憲佑 （ほか１名）第 １ 図 第２図 第８図
図である。 ２・・・ＡＡ層、３・・・ＰＳＧ層、４・・・ＡｌＮ膜
、５・・・エポキシ層、６・・・ＳｉＮ層′、７・・・
グレーティング。 代理人 弁理士 則近憲佑 （ほか１名）第 １ 図 第２図 第８図
Claims (4)
- （１）基体に形成した素子及び配線を保護する為ガラス
膜を含むバッジベージ四ン膜を被覆した半導体装置に於
いて、前記ガラス膜に隣接してパッジベージ目ン膜内に
発生する引張応力を低減させる為の緩衝層を設けたこと
を特徴とする半導体装置。 - （２）緩衝層はＳｉＮ、 ｆｉＪＮ層もしくは内部にグ
レーティングを設けたＩＬＩ層又は酸化したＭ層である
ことを特徴とする特許請求の範囲第１項に記載の半導体
装置。 - （３）ガラス膜はリン酸シリカ系ガラスであることを特
徴とする特許請求の範囲第１項に記載の半導体装置。 - （４）緩衝層の熱膨張係数がアルミニウムとバッフベー
ジ百ン膜の熱膨張係数の間にあることを特徴とする特許
請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224052A JPS60117633A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224052A JPS60117633A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117633A true JPS60117633A (ja) | 1985-06-25 |
Family
ID=16807830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224052A Pending JPS60117633A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117633A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194643A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | 配線構造 |
| JPS62194629A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010192747A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728335A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Semiconductor device |
| JPS5763831A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS57207353A (en) * | 1981-06-16 | 1982-12-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
-
1983
- 1983-11-30 JP JP58224052A patent/JPS60117633A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728335A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Semiconductor device |
| JPS5763831A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS57207353A (en) * | 1981-06-16 | 1982-12-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194643A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | 配線構造 |
| JPS62194629A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010192747A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 半導体装置 |
| TWI501364B (zh) * | 2009-02-19 | 2015-09-21 | 精工電子有限公司 | 半導體裝置 |
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