JPS6181630A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6181630A JPS6181630A JP59133524A JP13352484A JPS6181630A JP S6181630 A JPS6181630 A JP S6181630A JP 59133524 A JP59133524 A JP 59133524A JP 13352484 A JP13352484 A JP 13352484A JP S6181630 A JPS6181630 A JP S6181630A
- Authority
- JP
- Japan
- Prior art keywords
- film
- glass
- semiconductor device
- psg
- passivation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、半導体装置およびその製造方法に係９、特：
τ素子頌歌あるい１は配線領域等の作シ込ま４−、た基
板の表面を被覆保護するだめの・Ｐ７／べ一ンヨ／模に
関する。
τ素子頌歌あるい１は配線領域等の作シ込ま４−、た基
板の表面を被覆保護するだめの・Ｐ７／べ一ンヨ／模に
関する。
表面安定化技術は、個別半導体素子から集積回路（Ｉｎ
ｔａｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ）に至るまで、パ
フォーマンスと信頼性を向上させるために広く研究が進
められている。
ｔａｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ）に至るまで、パ
フォーマンスと信頼性を向上させるために広く研究が進
められている。
半導体表面の電気的特性を安定化すると共に、外部雰囲
気の影響から素子を保護するための・ｅ２ソベー／ヨッ
膜は、特に、集積度の高い超大型半導体集積回路（超Ｌ
ＳＩ）等、微細な回路・セターンを有する半導体装置で
は、重要な存在となっている。
気の影響から素子を保護するための・ｅ２ソベー／ヨッ
膜は、特に、集積度の高い超大型半導体集積回路（超Ｌ
ＳＩ）等、微細な回路・セターンを有する半導体装置で
は、重要な存在となっている。
また、半導体テクノロジ二の進歩によυ、高集積化と共
に、チップサイズも大型化の傾向にあり、５間×５脳以
上にもなるような大型の半導体集積回路も実用化されて
きているにのような大型の半導体チップ全・ぞッシベー
７−Ｉ／膜によって被覆保護する場合、／セ、シベー／
ヨン膜にクラックが発生し易く、兜全に保護するのは困
難であるという問題があった。
に、チップサイズも大型化の傾向にあり、５間×５脳以
上にもなるような大型の半導体集積回路も実用化されて
きているにのような大型の半導体チップ全・ぞッシベー
７−Ｉ／膜によって被覆保護する場合、／セ、シベー／
ヨン膜にクラックが発生し易く、兜全に保護するのは困
難であるという問題があった。
例、ｔ ）−Ｉ： 、ランダムアクセスメモリ（’ＲＡ
Ｍ） Ｏ−”ヮシベーション膜としては、リン酸シリカ
系ガラス（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇ
ｌａｓｓ ：以下ＰＳＧと指称す）膜が用いられている
。その構造は第７図にそのぜ４造の概略を示す如く、所
定の半導体領域（図示せず）の作り込まれたシリコン（
Ｓｔ）基板１０１上にアルミニウム（Ａｔ）薄膜１０２
からなる配線・ぞターンが形成されておυ、その上層を
ＰＳＧ膜１０３によって被覆保護すると共に更にその外
側をエポキシ樹脂１０４によってモールディングされて
なるものである。
Ｍ） Ｏ−”ヮシベーション膜としては、リン酸シリカ
系ガラス（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇ
ｌａｓｓ ：以下ＰＳＧと指称す）膜が用いられている
。その構造は第７図にそのぜ４造の概略を示す如く、所
定の半導体領域（図示せず）の作り込まれたシリコン（
Ｓｔ）基板１０１上にアルミニウム（Ａｔ）薄膜１０２
からなる配線・ぞターンが形成されておυ、その上層を
ＰＳＧ膜１０３によって被覆保護すると共に更にその外
側をエポキシ樹脂１０４によってモールディングされて
なるものである。
このＰＳＧ膜の熱膨張係数は１ｏＸ１０ ／℃程度と非
常に小さいにもかかわらず、これよりも１桁以上も熱膨
張率の大きいアルミニウム薄膜１０２やエポキシ樹脂１
０４と直接に接触するような構造となっているため、熱
処理工程あるいは、周囲の急激な温度変化等により、Ｐ
ＳＧ膜と、こ几に隣接するアルミニウム薄膜やエポキシ
樹脂との層重しい熱膨張差に二って該ＰＳＧ膜の中に大
きな引張り応力が発生し、ＰＳＧ摸にクラックが発生し
たり、ンリコ／基板にまでクラックが伝播したりするこ
ともあった。（第７図中白線６は応力勾配を示す。）こ
のようなりう、夕の発生は、半導体装置の信頼性あるい
；仁歩留りの低下を招く重大な問題となっている。
常に小さいにもかかわらず、これよりも１桁以上も熱膨
張率の大きいアルミニウム薄膜１０２やエポキシ樹脂１
０４と直接に接触するような構造となっているため、熱
処理工程あるいは、周囲の急激な温度変化等により、Ｐ
ＳＧ膜と、こ几に隣接するアルミニウム薄膜やエポキシ
樹脂との層重しい熱膨張差に二って該ＰＳＧ膜の中に大
きな引張り応力が発生し、ＰＳＧ摸にクラックが発生し
たり、ンリコ／基板にまでクラックが伝播したりするこ
ともあった。（第７図中白線６は応力勾配を示す。）こ
のようなりう、夕の発生は、半導体装置の信頼性あるい
；仁歩留りの低下を招く重大な問題となっている。
大発明は、前記実情に霞みてなされたもので、半導体装
置を被覆保護するための・ぞッンベーシ１ン１摸のクラ
ックを防止することによシ、半導体装置の歩留シを向上
させると共に信頼性を高めることを目的とする。
置を被覆保護するための・ぞッンベーシ１ン１摸のクラ
ックを防止することによシ、半導体装置の歩留シを向上
させると共に信頼性を高めることを目的とする。
上記目的を達成するため、大発明では、・セッシペーン
ヨン膜として、ガラス膜とこれに隣接するりなくとも１
層の応カ緩衝、膜とからなる多層構−の膜に二って、基
板表面を被覆保護する二うにしている。
ヨン膜として、ガラス膜とこれに隣接するりなくとも１
層の応カ緩衝、膜とからなる多層構−の膜に二って、基
板表面を被覆保護する二うにしている。
更：／Ｃ１太発明では、基板表面をガラス膜を含む・ぞ
ッンベー７Ｍン膜によって被覆保護するにらたり、該基
板の表面上にガラスＦおよび少なくこ一１層の応力緩衝
膜を順次積層せしめた後、アニール処理を施すようにし
ている。
ッンベー７Ｍン膜によって被覆保護するにらたり、該基
板の表面上にガラスＦおよび少なくこ一１層の応力緩衝
膜を順次積層せしめた後、アニール処理を施すようにし
ている。
ここで、アニール処理は、該ガラス膜のガラス転移点以
下の所定の温度で・ぞッシベーション膜の形成さ九た基
板を一定時間加熱することによってなされるが、この処
理により、着膜工程ンておいて発生した気泡等に起因す
るピンホールが大雪に減少し、安定で均質な、Ｊ’−／
ンベーショ／膜を形成することができる。
下の所定の温度で・ぞッシベーション膜の形成さ九た基
板を一定時間加熱することによってなされるが、この処
理により、着膜工程ンておいて発生した気泡等に起因す
るピンホールが大雪に減少し、安定で均質な、Ｊ’−／
ンベーショ／膜を形成することができる。
また、ガラス膜内にイ゛オ／注入ｉ−！−ちるいは２：
散性等により、ガラス構造の網目修飾イオンの位置に入
るような元素を導入すること：・てより、該ガラス膜の
膨張工が高められ、温度差に対する耐性を更に高めるこ
とが可能となる。
散性等により、ガラス構造の網目修飾イオンの位置に入
るような元素を導入すること：・てより、該ガラス膜の
膨張工が高められ、温度差に対する耐性を更に高めるこ
とが可能となる。
なお、ノンッシベーション膜内：τ発生する引張り応力
が１２００に９／α２以下こなるようにしたとさ、この
膜のクラックの発生はほとんど仰制さｎεことが太発明
者によって確認でれている。
が１２００に９／α２以下こなるようにしたとさ、この
膜のクラックの発生はほとんど仰制さｎεことが太発明
者によって確認でれている。
このように、本発明では、基板表面を、応力緩衝膜を具
えた多層構造のパッシベーション膜によって抜覆保１し
ているため、外部雰囲気の温度変化等に対しても該ｉＰ
ッンベーション膜のクシツクの発生は大喝に低減され、
大型のデバイスに対しても、リークの発生はほとんど皆
無となり、製造歩留９が向上すると共に、デバイスとし
ての信頼性も高められる。
えた多層構造のパッシベーション膜によって抜覆保１し
ているため、外部雰囲気の温度変化等に対しても該ｉＰ
ッンベーション膜のクシツクの発生は大喝に低減され、
大型のデバイスに対しても、リークの発生はほとんど皆
無となり、製造歩留９が向上すると共に、デバイスとし
ての信頼性も高められる。
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
〔実施例１〕
第１図は、メモリーの機能部の保護構造を模式的に示す
もので、所定の素子領域の咋シ込まれた／リコ７基板１
上にアルミニウム薄Ｍ２から形成された電翫配線層が、
膜厚約２０００久のＰＳＧ膜内にボロン（Ｂ）がイオン
注入によって打ち込まｎてなる第１の膜３と膜厚約５ｏ
ｏｏ′にの応力緩衝膜としての窒化シリコン膜（ＳｉＮ
） ４とからなるパッシベーション膜旦によって被覆さ
れており、さらにその上層を、エポキシ樹脂の充填され
た樹脂キャップ６で覆い気密封止したものでちる。
もので、所定の素子領域の咋シ込まれた／リコ７基板１
上にアルミニウム薄Ｍ２から形成された電翫配線層が、
膜厚約２０００久のＰＳＧ膜内にボロン（Ｂ）がイオン
注入によって打ち込まｎてなる第１の膜３と膜厚約５ｏ
ｏｏ′にの応力緩衝膜としての窒化シリコン膜（ＳｉＮ
） ４とからなるパッシベーション膜旦によって被覆さ
れており、さらにその上層を、エポキシ樹脂の充填され
た樹脂キャップ６で覆い気密封止したものでちる。
この保護構造は次のようにして実現される。
まず、所定の素子領域（図示せず）＞よびアルミニウム
薄膜２からなる配線層の形成された／リコン基板１（第
２図参照）の表面全体にＣＶＤ法によりＰＳＧ膜３′を
着膜する。
薄膜２からなる配線層の形成された／リコン基板１（第
２図参照）の表面全体にＣＶＤ法によりＰＳＧ膜３′を
着膜する。
次いで、イオン注入法により、第３図に示す如く、ゾロ
ンイオンＢを前記ＰＳＧ膜３′内に打ち込む。
ンイオンＢを前記ＰＳＧ膜３′内に打ち込む。
このときの打ち込みの条件は、４０ ＫｅＶ 、 Ｉ
ＸＩＯ”！”−２とする。 ・ この後、プラズマＣＶＤ法によシ、膜厚ｓ ｏ ｏ、ｏ
Ｘの窒化シリコン膜４を、第４図に示す如く形成する
。
ＸＩＯ”！”−２とする。 ・ この後、プラズマＣＶＤ法によシ、膜厚ｓ ｏ ｏ、ｏ
Ｘの窒化シリコン膜４を、第４図に示す如く形成する
。
続いて、３００℃でアニールした後、通常の方法によっ
て樹脂封止を行なう。
て樹脂封止を行なう。
このようにして形成されたパッ７ベーンヨン膜は、ゾロ
ンのイオン注入により、ＰＳＧ膜の膨張率・ が高めら
れること、アニールによりピンホールが大幅に減少する
こと等の理由により第１図ａＫ示す如く応力勾配もなだ
らかであると共に７母ツシベーシヨン膜内における引張
応力１ｔｉ ７００ ｋｇ ／ｃｒｙ”とな砂、クラッ
クの発生星も５ ｒｍａ Ｘ ５ ｍサイズの／リコン
基板の場合、第７図に示された：うな従来の８１基板／
ｐ、を凛／ ＰＳＧ膜／エポキ７構造に比べ１／１０
以下となった。又、クラックが発生した場合にも、ヱ、
力が・ぞッシベーション膜内に吸収され、シリコン基板
：（まで達することはほとんどなくなった。
ンのイオン注入により、ＰＳＧ膜の膨張率・ が高めら
れること、アニールによりピンホールが大幅に減少する
こと等の理由により第１図ａＫ示す如く応力勾配もなだ
らかであると共に７母ツシベーシヨン膜内における引張
応力１ｔｉ ７００ ｋｇ ／ｃｒｙ”とな砂、クラッ
クの発生星も５ ｒｍａ Ｘ ５ ｍサイズの／リコン
基板の場合、第７図に示された：うな従来の８１基板／
ｐ、を凛／ ＰＳＧ膜／エポキ７構造に比べ１／１０
以下となった。又、クラックが発生した場合にも、ヱ、
力が・ぞッシベーション膜内に吸収され、シリコン基板
：（まで達することはほとんどなくなった。
〔実施例２〕
また、第５図に示すのは、実施例１と同様のアルミニウ
ム配線層１２の形成されたシリコン基板１１０表面にヒ
素（Ａｓ ）イオンの注入さＲｆｃ膜厚約２０００λの
ＰＳＧＳ上膜と、摸厚約５０００＾の窒化／リコン、摸
１４とからなるパッシベー７ヨンｆＪＬ上を形成すると
共に、更にその上層をエポキ７丈、指の充填された樹脂
キャップ１６で覆った＋４造で５８゜ この場合も、・そツ／ベーショ／膜１５に実施例１の場
合と同様の手、ｑａに従って、着膜後熱処理を行なうこ
とにより形成されるが、このと＠ ｏ ｐｓｃ膜へのヒ
素イオンの注入条件は、１５０ＫｅＶ、Ｉ×１０１５ｃ
ｍ−２でちる。
ム配線層１２の形成されたシリコン基板１１０表面にヒ
素（Ａｓ ）イオンの注入さＲｆｃ膜厚約２０００λの
ＰＳＧＳ上膜と、摸厚約５０００＾の窒化／リコン、摸
１４とからなるパッシベー７ヨンｆＪＬ上を形成すると
共に、更にその上層をエポキ７丈、指の充填された樹脂
キャップ１６で覆った＋４造で５８゜ この場合も、・そツ／ベーショ／膜１５に実施例１の場
合と同様の手、ｑａに従って、着膜後熱処理を行なうこ
とにより形成されるが、このと＠ ｏ ｐｓｃ膜へのヒ
素イオンの注入条件は、１５０ＫｅＶ、Ｉ×１０１５ｃ
ｍ−２でちる。
このようにして形成された・ぞッ／ベーンヨン嘆内に発
生する応力は８００に９／ｃＴｎ２とな９、クラ。
生する応力は８００に９／ｃＴｎ２とな９、クラ。
りの発生率も、５ｍＸ５＋ｏ＋サイズのシリコン基板の
場合、第７図に示したような従来のＳｉｉ板／Ａｔ膜／
ｐｓｃ膜／エポキシ構造に比べ１１５程宝となった。
場合、第７図に示したような従来のＳｉｉ板／Ａｔ膜／
ｐｓｃ膜／エポキシ構造に比べ１１５程宝となった。
また、クラックがシリコン基板にまで達するようなこと
もなかった。
もなかった。
〔実施例３〕
更に、第６図に示すのは、実施例１および実施例２と同
様に、アルミニウム配線層２２の形成されたシリコン基
板２１の表面に、パッンベーンヨン膜２５として、ヒ素
イオンの注入されたボロン−リン酸−７リカ系ガラス（
ＢＰＳＧ）膜２３（膜厚５０００ 、”く）と窒化シリ
コン膜２４（膜厚５０００久）との２層構造膜を用い、
その上層をエポキシ樹脂の充填された樹脂キャッ゛プ２
６で気密封止した構造である。
様に、アルミニウム配線層２２の形成されたシリコン基
板２１の表面に、パッンベーンヨン膜２５として、ヒ素
イオンの注入されたボロン−リン酸−７リカ系ガラス（
ＢＰＳＧ）膜２３（膜厚５０００ 、”く）と窒化シリ
コン膜２４（膜厚５０００久）との２層構造膜を用い、
その上層をエポキシ樹脂の充填された樹脂キャッ゛プ２
６で気密封止した構造である。
この場合も、製造方法は実施例１の場合と同様であるが
、・セッ／ペーノヨン膜工二〇形成は、次のようにして
行なわれる。
、・セッ／ペーノヨン膜工二〇形成は、次のようにして
行なわれる。
まず、不純物ガスとしてボロンガスを流入しつつＣＶＤ
法によシ、ＢＰＳＧ膜を形成する。
法によシ、ＢＰＳＧ膜を形成する。
次いで、１５０ ＫｅＶ Ｉ Ｘ １０ α の条
件でこのＢＰＳＧ膜内にヒ素イオンのイオン注入を行な
った後、他の実施例の場合と同様に、プラズマＣＶＤ法
によシ窒化シリコン膜を着膜し、次いで３５０℃の温度
下でアニール処理を行なう。
件でこのＢＰＳＧ膜内にヒ素イオンのイオン注入を行な
った後、他の実施例の場合と同様に、プラズマＣＶＤ法
によシ窒化シリコン膜を着膜し、次いで３５０℃の温度
下でアニール処理を行なう。
なお、実施例においては、応力緩衝膜として窒化シリコ
ン膜（ＳｉＮ）を用いたが、必ずしもこれに限定される
ものではなく、応力緩衝膜自体を多層構造とし、よシ緩
衝効果を高めたり、又、ＰＳＧ膜の一方の側だけでなく
両側に応力緩衝膜を設けたシしてもよいことは言うまで
もない。
ン膜（ＳｉＮ）を用いたが、必ずしもこれに限定される
ものではなく、応力緩衝膜自体を多層構造とし、よシ緩
衝効果を高めたり、又、ＰＳＧ膜の一方の側だけでなく
両側に応力緩衝膜を設けたシしてもよいことは言うまで
もない。
また、ＰＳＧ膜中への注入元素については、ボロン、ヒ
素等の他、ガラス構造の網目修飾イオンの位置に入るよ
うな元素でちればよく、これにより、ＰＳＧ膜の膨張係
数が高められるが、ＰＳＧ膜へのイオン注入は必ず必要
というわけではなく ｐｓｃ膜そのものを用いても有効
である。
素等の他、ガラス構造の網目修飾イオンの位置に入るよ
うな元素でちればよく、これにより、ＰＳＧ膜の膨張係
数が高められるが、ＰＳＧ膜へのイオン注入は必ず必要
というわけではなく ｐｓｃ膜そのものを用いても有効
である。
第１図は、本発明実施例の半導体装置の保護構造を模式
的に示す図、第２ズ乃至第、４ス：亡、第１図の半導体
装置の・Ｐ７ンベー／ヨン膜■形成工への１部を示す図
、第５図および第６図は、本発明の他の実施例を示す模
式図、第７図は、従来例の半導体装置の保護構造を模式
的に示す図である。 １０１・・・シリコン基板、１０２・・・アルミニウム
薄膜（配線層）、１０３・・・ＰＳＧ膜、１０４・・・
エポキシ樹脂、１・・・シリコン基板、２・・・アルミ
ニウム薄膜（電極配線層）、３・・・第１の膜（ＰＳＧ
膜）、４・・・窒化シリコ７Ｍ、５・・パッンベーショ
ン膜、６・・・樹脂キャップ、Ｂ・・・ボロンイオン、
１１・・・シリコン基板、１２・・アルミニウム配線層
、１３・ＰＳＧ膜、１４・・・窒化シリコン１１１５・
・パ、ンベーンヨン膜、１６・・・樹脂キャップ、２１
・・・／リコン基板、２２・・・アルミニウム配線層、
２３・・・ＢＰＳＧ膜、２４・・・窒化シリコンｇ、２
５・・・パッシペーンヨン膜、２６・・・樹脂キャップ
、ａ、ｂ・・・応力勾配曲線。 第１図 第２ 図 第３図 第４図 第５ 図 慢 第６・図 竺 一一′−一）
的に示す図、第２ズ乃至第、４ス：亡、第１図の半導体
装置の・Ｐ７ンベー／ヨン膜■形成工への１部を示す図
、第５図および第６図は、本発明の他の実施例を示す模
式図、第７図は、従来例の半導体装置の保護構造を模式
的に示す図である。 １０１・・・シリコン基板、１０２・・・アルミニウム
薄膜（配線層）、１０３・・・ＰＳＧ膜、１０４・・・
エポキシ樹脂、１・・・シリコン基板、２・・・アルミ
ニウム薄膜（電極配線層）、３・・・第１の膜（ＰＳＧ
膜）、４・・・窒化シリコ７Ｍ、５・・パッンベーショ
ン膜、６・・・樹脂キャップ、Ｂ・・・ボロンイオン、
１１・・・シリコン基板、１２・・アルミニウム配線層
、１３・ＰＳＧ膜、１４・・・窒化シリコン１１１５・
・パ、ンベーンヨン膜、１６・・・樹脂キャップ、２１
・・・／リコン基板、２２・・・アルミニウム配線層、
２３・・・ＢＰＳＧ膜、２４・・・窒化シリコンｇ、２
５・・・パッシペーンヨン膜、２６・・・樹脂キャップ
、ａ、ｂ・・・応力勾配曲線。 第１図 第２ 図 第３図 第４図 第５ 図 慢 第６・図 竺 一一′−一）
Claims (5)
- （１）所定の素子領域あるいは配線領域の形成された基
板の表面を、ガラス膜を含むパッシベーション膜によっ
て被覆保護した半導体装置において、前記パッシベーシ
ョン膜を、ガラス膜とこれに隣接する少なくとも１層の
応力緩衝膜とからなる多層構造としたことを特徴とする
半導体装置。 - （２）前記パッシベーション膜はリン酸系ケイ酸ガラス
膜（ＰＳＧ膜：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａ
ｓｓ）中に、ガラス構造の網目修飾イオンの位置に入る
元素を含有したガラス膜と、シリコン窒化膜（ＳｉＮ）
との２層構造からなり、前記ガラス膜は基板側に配設さ
れることを特徴とする特許請求の範囲第（１）項記載の
半導体装置。 - （３）前記配線領域はアルミニウム膜から形成されると
共に、前記パッシベーション膜上にはエポキシ樹脂層が
形成されており、前記パッシベーション膜の引張り応力
は１２００ｋｇ／ｃｍ＾２以下となるようにしたことを
特徴とする特許請求の範囲第（１）項又は第（２）項の
いずれかに記載の半導体装置。 - （４）所定の素子領域あるいは配線領域の形成された基
板の表面をガラス膜を含むパッシベーション膜によって
被覆保護する方法において、前記基板の表面上にガラス
膜、および少なくとも一層の応力緩衝膜を順次積層せし
めた後、アニール処理を施すようにしたことを特徴とす
る半導体装置の製造方法。 - （５）前記ガラス膜はプラズマＣＶＤ法によりＰＳＧ膜
を着膜した後、ガラス構造の網目修飾イオンの位置に入
るような元素イオンを該ＰＳＧ膜内に導入することによ
って形成されるようにしたことを特徴とする特許請求の
範囲第（４）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133524A JPS6181630A (ja) | 1984-06-28 | 1984-06-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133524A JPS6181630A (ja) | 1984-06-28 | 1984-06-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181630A true JPS6181630A (ja) | 1986-04-25 |
Family
ID=15106805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59133524A Pending JPS6181630A (ja) | 1984-06-28 | 1984-06-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097079A (en) * | 1996-11-14 | 2000-08-01 | Advanced Micro Devices, Inc. | Boron implanted dielectric structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522862A (en) * | 1978-08-07 | 1980-02-18 | Nec Corp | Manufacturing method for silicon oxidized film |
| JPS5728335A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Semiconductor device |
| JPS5916337A (ja) * | 1982-07-17 | 1984-01-27 | Toshiba Corp | 半導体保護膜の形成方法 |
-
1984
- 1984-06-28 JP JP59133524A patent/JPS6181630A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522862A (en) * | 1978-08-07 | 1980-02-18 | Nec Corp | Manufacturing method for silicon oxidized film |
| JPS5728335A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Semiconductor device |
| JPS5916337A (ja) * | 1982-07-17 | 1984-01-27 | Toshiba Corp | 半導体保護膜の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097079A (en) * | 1996-11-14 | 2000-08-01 | Advanced Micro Devices, Inc. | Boron implanted dielectric structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4097889A (en) | Combination glass/low temperature deposited Siw Nx Hy O.sub.z | |
| US3745428A (en) | Semiconductor device having a composite film as a passivating film | |
| JPH05218009A (ja) | 半導体装置の層間絶縁膜形成方法 | |
| US4364779A (en) | Fabrication of semiconductor devices including double annealing steps for radiation hardening | |
| US3760242A (en) | Coated semiconductor structures and methods of forming protective coverings on such structures | |
| US3730766A (en) | Semiconductor device and a method of making the same | |
| JPS6181630A (ja) | 半導体装置およびその製造方法 | |
| JPH03179778A (ja) | 薄膜半導体形成用絶縁基板 | |
| JP3908158B2 (ja) | 応力緩和層を有する半導体素子及びその製造方法 | |
| CN111162002A (zh) | 存储器的制作方法及存储器 | |
| JP2906415B2 (ja) | 不揮発性メモリ装置及びその製造方法 | |
| JPH0555199A (ja) | 半導体装置 | |
| JP2508601B2 (ja) | 電界効果型薄膜トランジスタ | |
| JPS6356704B2 (ja) | ||
| JPS58135645A (ja) | 半導体装置の製造方法 | |
| JPS6255696B2 (ja) | ||
| JPH0673350B2 (ja) | 半導体装置の製造方法 | |
| JPS61288430A (ja) | 半導体装置 | |
| JPS60117633A (ja) | 半導体装置 | |
| JPS649729B2 (ja) | ||
| JPH11284183A (ja) | 半導体素子の製造方法と製造装置 | |
| JPS6132810B2 (ja) | ||
| JPH02138738A (ja) | 半導体装置の製造方法 | |
| KR950007960B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS646543B2 (ja) |