JPS60124730A - デイジタル演算回路 - Google Patents
デイジタル演算回路Info
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- JPS60124730A JPS60124730A JP58233173A JP23317383A JPS60124730A JP S60124730 A JPS60124730 A JP S60124730A JP 58233173 A JP58233173 A JP 58233173A JP 23317383 A JP23317383 A JP 23317383A JP S60124730 A JPS60124730 A JP S60124730A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル演算回路に関し、特に内部に記憶手
段を有し、外部入力データおよび該記憶手段に畳き込ま
れたデータ等に対して算術演算や論理演算を行うものに
関する。
段を有し、外部入力データおよび該記憶手段に畳き込ま
れたデータ等に対して算術演算や論理演算を行うものに
関する。
一般のディジタル・コンピュータ・システム等に用いら
れる中央処理装置（いわゆるＣＰＵ）や、ＰＣＭディジ
タル信号等を処理するシステム等に用いられるデーイジ
タル信号処理装置（いわゆるＤＳＰ）には、外部入力デ
ータおよび記憶手段に書き込まれたデータ等に対して算
術演算や論理演算を行うディジタル演算回路（いわゆる
ＡＬＵ）が使用されている。
れる中央処理装置（いわゆるＣＰＵ）や、ＰＣＭディジ
タル信号等を処理するシステム等に用いられるデーイジ
タル信号処理装置（いわゆるＤＳＰ）には、外部入力デ
ータおよび記憶手段に書き込まれたデータ等に対して算
術演算や論理演算を行うディジタル演算回路（いわゆる
ＡＬＵ）が使用されている。
このようなディジタル演算回路の一例として、たとえば
外部データの入力ボートが１つのものについて、第１図
を参照しながら説明する。すなわち、この第１図に示す
ディジタル演算回路は通常集積回路化されておシ、後述
する演算器３からの演算出力データを記憶する記憶手段
１と、外部入力データおよび上記記憶手段１からの２デ
ータのうちのいずれか２つのデータを選択する選択器２
と、この選択器２からの２つのデータに基づいて演算処
理を行い出力する演算器３とから構成されている。ここ
で、上記記憶手段゛１′の２つの出力手像語 ；本は、それぞれ独立に読み出しアドレスを指定できる
ものとし町上記演算器３からの演算出力データを記憶す
るための書き込みアドレスは上記読み出しアドレスのう
ち特定の一方を兼用するものとする。更に上記記憶手段
１は一般に上記書き込みアドレスおよび読み出しアドレ
スとは独立に上記演算器３からの出力データ全記憶でき
るレジスタを有していることが多い。なお、上記選択器
２には論理値「０」が入力される０入力端子が設けられ
ている。
外部データの入力ボートが１つのものについて、第１図
を参照しながら説明する。すなわち、この第１図に示す
ディジタル演算回路は通常集積回路化されておシ、後述
する演算器３からの演算出力データを記憶する記憶手段
１と、外部入力データおよび上記記憶手段１からの２デ
ータのうちのいずれか２つのデータを選択する選択器２
と、この選択器２からの２つのデータに基づいて演算処
理を行い出力する演算器３とから構成されている。ここ
で、上記記憶手段゛１′の２つの出力手像語 ；本は、それぞれ独立に読み出しアドレスを指定できる
ものとし町上記演算器３からの演算出力データを記憶す
るための書き込みアドレスは上記読み出しアドレスのう
ち特定の一方を兼用するものとする。更に上記記憶手段
１は一般に上記書き込みアドレスおよび読み出しアドレ
スとは独立に上記演算器３からの出力データ全記憶でき
るレジスタを有していることが多い。なお、上記選択器
２には論理値「０」が入力される０入力端子が設けられ
ている。
上述した従来のディジタル演算回路では、外部データの
堆シ込みと内部データ同士の演算を同時に行うことがで
きないため、処理ステップ数が多く、処理速度が遅いと
いう欠点がある。このようなディジタル演算回路を用い
て一例として次式に示すような演算処理をパイプライン
的に行う場合について説明する。
堆シ込みと内部データ同士の演算を同時に行うことがで
きないため、処理ステップ数が多く、処理速度が遅いと
いう欠点がある。このようなディジタル演算回路を用い
て一例として次式に示すような演算処理をパイプライン
的に行う場合について説明する。
Ｐｉ、１７ （Ａｉ＋Ｂｉ ）十（Ｃｉ＋Ｄｉ ）・・
・第１式Ｑｉ（：（Ａｉ＋Ｂｉ）−（Ｃｉ＋Ｄｉ）・・
・第２式（１＝ｌ、２，３． ・・・） ここで、Ａｉ、Ｂｉ 、Ｃｉ 、Ｄｉは入力ポートよシ
入力される外部入力データとする。
・第１式Ｑｉ（：（Ａｉ＋Ｂｉ）−（Ｃｉ＋Ｄｉ）・・
・第２式（１＝ｌ、２，３． ・・・） ここで、Ａｉ、Ｂｉ 、Ｃｉ 、Ｄｉは入力ポートよシ
入力される外部入力データとする。
ステップ１ まず、外部入力データＡｉおよび論理値「
０」を選択器２に入力し、演算器３によシこれら２つの
データの論理和演算を行い、その結果すなわちＡｉを記
憶手段１のたとえば０番地 、に書き込む。
０」を選択器２に入力し、演算器３によシこれら２つの
データの論理和演算を行い、その結果すなわちＡｉを記
憶手段１のたとえば０番地 、に書き込む。
ステップ２ 記憶手段１の０番地に書き込まれたデータ
Ａｉと外部入力データＢｉとを選択器２を介して演算器
３によシ加算し、その結果を改めて記憶手段１の０番地
に書き込む。
Ａｉと外部入力データＢｉとを選択器２を介して演算器
３によシ加算し、その結果を改めて記憶手段１の０番地
に書き込む。
ステップ３ 外部入力データＣｉおよび論理値「０」を
選択器２に入力し、演算器３によシこれら２つのデータ
の論理和演算を行い、その結果すなわちＣｉを記憶手段
１のたとえば１番地に書き込む。
選択器２に入力し、演算器３によシこれら２つのデータ
の論理和演算を行い、その結果すなわちＣｉを記憶手段
１のたとえば１番地に書き込む。
ステップ４ 記憶手段１０１番地に書き込まｎたデータ
Ｃｉと外部入力データＤｉとを選択器２を介して演算器
３によシ加算し、その結果を改めて記憶手段１の１番地
に書き込む。
Ｃｉと外部入力データＤｉとを選択器２を介して演算器
３によシ加算し、その結果を改めて記憶手段１の１番地
に書き込む。
ステップ５ 記憶手段１の０番地に書き込まれたデータ
Ａｉ十Ｂｉと１番地に書き込まれたデータＣｉ＋Ｄｉと
をそれぞれ読み出し、選択器２を介して演算器３により
これら２つのデータの加算を行い、その結果すなわちデ
ータＰｉを出力する。
Ａｉ十Ｂｉと１番地に書き込まれたデータＣｉ＋Ｄｉと
をそれぞれ読み出し、選択器２を介して演算器３により
これら２つのデータの加算を行い、その結果すなわちデ
ータＰｉを出力する。
ステップ６ 記憶手段１の０番地に書き込まれｆｃテ＝
りＡ ｉ ＋Ｂ ｉ と１番地に書き込まれたデータＣ
ｉ＋Ｄｉ とをそれぞれ読み出し、選択器２を介して演
算器３によシ上記データＡ ｉ ＋Ｂ ｉ がらデータ
Ｃｉ＋Ｄｉの減算を行い、その結果すなわちデータＱｉ
を出力する。
りＡ ｉ ＋Ｂ ｉ と１番地に書き込まれたデータＣ
ｉ＋Ｄｉ とをそれぞれ読み出し、選択器２を介して演
算器３によシ上記データＡ ｉ ＋Ｂ ｉ がらデータ
Ｃｉ＋Ｄｉの減算を行い、その結果すなわちデータＱｉ
を出力する。
このように、ステップ１からステップ６までの操作金繰
り返すことにより、１つのｉに対して６ステツプでデー
タＰｉおよびＱｉｋ得ることができる。
り返すことにより、１つのｉに対して６ステツプでデー
タＰｉおよびＱｉｋ得ることができる。
すなわち、上記第１式および第２式において、一対のデ
ータＰｘｔＱｉＴｉ＝得るのに必要なステップ数は６ス
テツプとなる。これは、上述したように、従来のディジ
タル演算回路では、外部データの取９込みとデータの演
算が同時には行えないた検、たとえば、Ａｉ十Ｂｉ の
演算を行うのに、外部データの取シ込みを行う上記ステ
ップ１とデータの演算を行うステップ２の２ステツプが
必要であシ、このような演算を繰り返して行うためには
実際に必要な演算回数に比べてはるかに多くのステップ
数が必要になってしまうからである。このことは入力ポ
ートを２つにすれば解決するが、そうすると上記ディジ
タル演算回路を構成する集積回路（■Ｃ）のピン数が多
くなったシ、クロックを遅くせざる全得なくなったりす
るなどの弊害がある。
ータＰｘｔＱｉＴｉ＝得るのに必要なステップ数は６ス
テツプとなる。これは、上述したように、従来のディジ
タル演算回路では、外部データの取９込みとデータの演
算が同時には行えないた検、たとえば、Ａｉ十Ｂｉ の
演算を行うのに、外部データの取シ込みを行う上記ステ
ップ１とデータの演算を行うステップ２の２ステツプが
必要であシ、このような演算を繰り返して行うためには
実際に必要な演算回数に比べてはるかに多くのステップ
数が必要になってしまうからである。このことは入力ポ
ートを２つにすれば解決するが、そうすると上記ディジ
タル演算回路を構成する集積回路（■Ｃ）のピン数が多
くなったシ、クロックを遅くせざる全得なくなったりす
るなどの弊害がある。
〔発明の目的〕
そこで、本発明は上述した従来の問題点に鑑みなされた
ものであシ、入力ポートは１つのままであシながら、外
部データの取シ込みとデータの演算が同時に行えるよう
にし、ある程度複雑な加減演算を行う際や多数の加減演
算全パイプライン的に行う際の処理速度を向上させるこ
とを目的とする。
ものであシ、入力ポートは１つのままであシながら、外
部データの取シ込みとデータの演算が同時に行えるよう
にし、ある程度複雑な加減演算を行う際や多数の加減演
算全パイプライン的に行う際の処理速度を向上させるこ
とを目的とする。
本発明に係るディジタル演算回路は、上述の目的を達成
するために、外部入力データあるいは演算出力データの
いずれか一方を選択す番熊＃■舌域＃ミ第１の選択器と
、この第１の選択器からのデータを記憶し少なくとも２
つのデータを同時に読出し可能々記憶手段と、この記憶
手段から読み出される２つのデータおよび上記外部入力
データのうちのいずれか２つのデータ全選択する第２の
選択器と、この第２の選択器からの２つのデータに基づ
いて演算処理を行う演算器とから成シ、上記外部入力デ
ータを上記記憶手段の少なくとも一部に直接記憶し得る
ようにしたことを特徴とするものである。
するために、外部入力データあるいは演算出力データの
いずれか一方を選択す番熊＃■舌域＃ミ第１の選択器と
、この第１の選択器からのデータを記憶し少なくとも２
つのデータを同時に読出し可能々記憶手段と、この記憶
手段から読み出される２つのデータおよび上記外部入力
データのうちのいずれか２つのデータ全選択する第２の
選択器と、この第２の選択器からの２つのデータに基づ
いて演算処理を行う演算器とから成シ、上記外部入力デ
ータを上記記憶手段の少なくとも一部に直接記憶し得る
ようにしたことを特徴とするものである。
以下、本発明に係るディジタル演算回路の実施例につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
以下に述べる第１ないし第３の実施例のディジタル演算
回路は、すべて入力ポートが１つのものである。第１の
実施例のディジクル演算回路は、第２図に示すような構
成になっている。すなわち、外部入力データおよび後述
する演算器１４からの演算出力データが入力される第１
の選択器１１は、これら２つのデータのいずれか一方全
選択出力し、記憶手段１２が上記選択出力を記憶するよ
うになっている。上記記憶手段１２の２つの出力径路か
らそれぞれ出力される２つのデータおよび上記外部入力
データが供給される第２の選択器１３は、これら３つの
データのうちいずれか２つのデータを選択し演算器１４
に供給する。そして、この演算器１４がこれら２つのデ
ータに基づいた演算処理を行い上記演算出力データを出
力するようになっている。ここで、上記記憶手段１２の
２つの出力径路は、それぞれ独立に読み出しアドレスを
指定できるものとし、上記第１の選択器１１からの選択
出力データを記憶するための書き込みアドレスは上記読
み出しアドレスのうち特定の一方を兼用するものとする
。
回路は、すべて入力ポートが１つのものである。第１の
実施例のディジクル演算回路は、第２図に示すような構
成になっている。すなわち、外部入力データおよび後述
する演算器１４からの演算出力データが入力される第１
の選択器１１は、これら２つのデータのいずれか一方全
選択出力し、記憶手段１２が上記選択出力を記憶するよ
うになっている。上記記憶手段１２の２つの出力径路か
らそれぞれ出力される２つのデータおよび上記外部入力
データが供給される第２の選択器１３は、これら３つの
データのうちいずれか２つのデータを選択し演算器１４
に供給する。そして、この演算器１４がこれら２つのデ
ータに基づいた演算処理を行い上記演算出力データを出
力するようになっている。ここで、上記記憶手段１２の
２つの出力径路は、それぞれ独立に読み出しアドレスを
指定できるものとし、上記第１の選択器１１からの選択
出力データを記憶するための書き込みアドレスは上記読
み出しアドレスのうち特定の一方を兼用するものとする
。
なお、上記第２の選択器１３には論理値１”ＯＪが入力
される０入力端子が設けられている。また、この実施例
における記憶手段１２および後述する第２、第３の実施
例における記憶手段はすべて人力径路と出力径路とが別
々に設けられておシ、同一のアドレスに対しても１ステ
ツプでデータの書き込みと読み出しを行うことができる
ものとする。
される０入力端子が設けられている。また、この実施例
における記憶手段１２および後述する第２、第３の実施
例における記憶手段はすべて人力径路と出力径路とが別
々に設けられておシ、同一のアドレスに対しても１ステ
ツプでデータの書き込みと読み出しを行うことができる
ものとする。
このようなディジクル演算回路を用いて、上記第１式お
よび第２式に示したような演算処理を行ってみる。
よび第２式に示したような演算処理を行ってみる。
ステップ１ まず、外部入力データＡｉを第１の選択器
１１を介して記憶手段１２のたとえば０香地に書き込む
。
１１を介して記憶手段１２のたとえば０香地に書き込む
。
ステップ２ 記憶手段１２の０香地に書き込まれたデー
タＡｉと外部入力データＢｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわちＡｉ＋
Ｂｉを改めて記憶手段１２の０香地に書き込む。
タＡｉと外部入力データＢｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわちＡｉ＋
Ｂｉを改めて記憶手段１２の０香地に書き込む。
ステップ３ 外部入力データＣ１を第１の選択器１１を
介して記憶手段１２のたとえば１香地に書き込む。
介して記憶手段１２のたとえば１香地に書き込む。
ステップ４ 記憶手段１２の１香地に書き込まれたデー
タｑｉと外部入力データＤｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわちＣｉ＋
Ｄｉｔ改めて記憶手段１２の１香地（で書き込む。
タｑｉと外部入力データＤｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわちＣｉ＋
Ｄｉｔ改めて記憶手段１２の１香地（で書き込む。
ステップ５ 記憶手段１２の０香地に書き込壕れたデー
タ全選択Ｂｉと１香地に書き込まれたデータＣｉ ＋Ｄ
ｉとをそれぞれ読み出し、第２の選択器１３を介して
演算器１４によシこれら２つのデータの加算を行い、そ
の結果すなわちデータＰｉを出力する。
タ全選択Ｂｉと１香地に書き込まれたデータＣｉ ＋Ｄ
ｉとをそれぞれ読み出し、第２の選択器１３を介して
演算器１４によシこれら２つのデータの加算を行い、そ
の結果すなわちデータＰｉを出力する。
ステップ６ 記憶手段１２の０香地に書き込まれたデー
タＡｉ＋Ｂｉと１香地に書き込まれたデータ全選択Ｄｉ
とをそれぞれ読み出し、第２の選択器１３を介して演算
器１４により上記データ全選択ＢｉからデータＣｉ 十
Ｄ ｉの減算全行い、その結果すなわちデータＱｉｆｆ
ｉ出力する。これと同時にｉ＋１番目に対する外部入力
データＡ１ ＋ ｌ ｆ第１の選択器１１を介して記憶
手段１２のたとえば０香地に書き込む。
タＡｉ＋Ｂｉと１香地に書き込まれたデータ全選択Ｄｉ
とをそれぞれ読み出し、第２の選択器１３を介して演算
器１４により上記データ全選択ＢｉからデータＣｉ 十
Ｄ ｉの減算全行い、その結果すなわちデータＱｉｆｆ
ｉ出力する。これと同時にｉ＋１番目に対する外部入力
データＡ１ ＋ ｌ ｆ第１の選択器１１を介して記憶
手段１２のたとえば０香地に書き込む。
このように、第１の選択器１，１ヲ設け、外部入力デー
タを直接記憶手段１２に書き込めるようにしたことによ
シ、ｉ番目の演算の６ステツプ目と１＋１番目の演算の
１ステツプ目を同時に行うことができるため、１つのｉ
に対して５ステツプでデータＰｉおよびＱｉを得ること
ができる。
タを直接記憶手段１２に書き込めるようにしたことによ
シ、ｉ番目の演算の６ステツプ目と１＋１番目の演算の
１ステツプ目を同時に行うことができるため、１つのｉ
に対して５ステツプでデータＰｉおよびＱｉを得ること
ができる。
すなわち、上記第１式および第２式において、一対のデ
ータＰｉ、Ｑｉｉ得るのに必要なステップ数は５ステツ
プとなシ、前述した従来例に比べて１つのｉに対してニ
ステップ短縮できる。
ータＰｉ、Ｑｉｉ得るのに必要なステップ数は５ステツ
プとなシ、前述した従来例に比べて１つのｉに対してニ
ステップ短縮できる。
次に、第２の実施例について説明する。第２の実施例の
ディジタル演算回路は第２図に示した上述の第１の実施
例のものと同じ構成を有しているので、ここでは詳しい
説明は省略する。但し、記憶手段１２の第１の選択器１
１からの選択出力データ全記憶するための書き込みアド
レスは、この記憶手段１２の２つの読み出しアドレスと
は独立であるとする。従って、アドレスが異っていても
１ステツプでデータの書き込みと読み出しを行うことが
できる。以下、この第２の実施例のディジタル演算回路
を用いて第２図全参照しながら上記第１式および第２式
に示したような演算処理を行つてみる。
ディジタル演算回路は第２図に示した上述の第１の実施
例のものと同じ構成を有しているので、ここでは詳しい
説明は省略する。但し、記憶手段１２の第１の選択器１
１からの選択出力データ全記憶するための書き込みアド
レスは、この記憶手段１２の２つの読み出しアドレスと
は独立であるとする。従って、アドレスが異っていても
１ステツプでデータの書き込みと読み出しを行うことが
できる。以下、この第２の実施例のディジタル演算回路
を用いて第２図全参照しながら上記第１式および第２式
に示したような演算処理を行つてみる。
ステップ１ 捷ず、外部入力データＡｉを第１の選択器
１１を介して記憶手段１２のたとえば０番地に書き込む
。
１１を介して記憶手段１２のたとえば０番地に書き込む
。
ステップ２ 外部入力データＣ１を第１の選択器１１を
介して記憶手段１２のたとえば１番地に書き込む。
介して記憶手段１２のたとえば１番地に書き込む。
ステップ３ 記憶手段１２の０番地に書き込壕れたデー
タＡｉと外部入力データＢｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわち、Ａｉ
十Ｂｉ ｋ記憶手段１２のたとえば２番地に書き込む。
タＡｉと外部入力データＢｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわち、Ａｉ
十Ｂｉ ｋ記憶手段１２のたとえば２番地に書き込む。
ステップ４ 記憶手段１２の１番地に書き込まれたデー
タＣｉと外部入力データＤｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわちＣｉ＋
Ｄｉを記憶手段１２のたとえば３番地に書き込む。
タＣｉと外部入力データＤｉとを第２の選択器１３を介
して演算器１４によシ加算し、その結果すなわちＣｉ＋
Ｄｉを記憶手段１２のたとえば３番地に書き込む。
ステップ５ 記憶手段１２の２番地に書き込まれたデー
タＡｉ＋Ｂｉと３番地に書き込まれたデータＣｉ ＋Ｄ
ｉとをそれぞれ読み出し、第２０選択器１３を介して
演算器１４によシこれら２つのデータの加算を行い、そ
の結果すなわちデータＰｉを出力する。これと同時にｉ
＋１番目に対する外部入力データＡｉ＋１を第１の選択
器１１を介して記憶手段１２の０番地に畳き込む。
タＡｉ＋Ｂｉと３番地に書き込まれたデータＣｉ ＋Ｄ
ｉとをそれぞれ読み出し、第２０選択器１３を介して
演算器１４によシこれら２つのデータの加算を行い、そ
の結果すなわちデータＰｉを出力する。これと同時にｉ
＋１番目に対する外部入力データＡｉ＋１を第１の選択
器１１を介して記憶手段１２の０番地に畳き込む。
ステップ６ 記憶手段１２の２番地に書き込まれたデー
タＡｉ＋Ｂｉと３番地に書き込まれたデータＣｉ 十Ｄ
ｉとをそれぞれ読み出し、第２の選択器１３を介して
演算器１４によシ上記データＡｉ十ＢｉからデータＣｉ
＋Ｄ ｉの減算を行い、その結果すなわちＱｉを出力
する。これと同時にｉ＋１番目に対する外部入力データ
Ｃｉ十ｌｋ記憶手段１２の１番地に書き込む。
タＡｉ＋Ｂｉと３番地に書き込まれたデータＣｉ 十Ｄ
ｉとをそれぞれ読み出し、第２の選択器１３を介して
演算器１４によシ上記データＡｉ十ＢｉからデータＣｉ
＋Ｄ ｉの減算を行い、その結果すなわちＱｉを出力
する。これと同時にｉ＋１番目に対する外部入力データ
Ｃｉ十ｌｋ記憶手段１２の１番地に書き込む。
このように、記憶手段１２の第１の選択器１１からの選
択出力データ全記憶するための書き込みアドレスをこの
記憶手段１２の２つの読み出しアドレスと独立とするこ
とによシ、ｉ番目の演算の５ステソフ”目とｉ＋１番目
の演算の１ステツプ目およびｉ番目の演算の６ステツプ
目とｉ＋１番目の演算の２ステツプ目をそれぞれ同時に
行うことができるため、上記第１式および第２式におけ
る１つのｉに対して、４ステツプでＰｉおよびＱｉを得
ることができる。
択出力データ全記憶するための書き込みアドレスをこの
記憶手段１２の２つの読み出しアドレスと独立とするこ
とによシ、ｉ番目の演算の５ステソフ”目とｉ＋１番目
の演算の１ステツプ目およびｉ番目の演算の６ステツプ
目とｉ＋１番目の演算の２ステツプ目をそれぞれ同時に
行うことができるため、上記第１式および第２式におけ
る１つのｉに対して、４ステツプでＰｉおよびＱｉを得
ることができる。
この場合、記憶手段のワード選択の自由度は最も高いが
、いわゆるマイクロ命令のビット数が増加し、ディジタ
ル演算回路を構成する集積回路のピン数も増加すること
になる。すなわち、たとえば記憶手段として工６ワード
のＲＡ Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒ
ｙ） ｆ用いるとすると、アドレスを指定するのに４ビ
ツト必要であるため、１つの書き込みアドレスと２つの
読み出しアドレス全それぞれ独立して指定すると１２ピ
ツト必要になシ、書き込みアドレスと２つの読み出しア
ドレスの一方を兼用する場合に比ベマイクロ命令のビッ
ト数は４ビツト増加してしまう。そこで、マイクロ命令
のビット数を増加させずに、ステップ数を少なくする構
成の一例として次に述べるような第３の実施例が考えら
れる。
、いわゆるマイクロ命令のビット数が増加し、ディジタ
ル演算回路を構成する集積回路のピン数も増加すること
になる。すなわち、たとえば記憶手段として工６ワード
のＲＡ Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒ
ｙ） ｆ用いるとすると、アドレスを指定するのに４ビ
ツト必要であるため、１つの書き込みアドレスと２つの
読み出しアドレス全それぞれ独立して指定すると１２ピ
ツト必要になシ、書き込みアドレスと２つの読み出しア
ドレスの一方を兼用する場合に比ベマイクロ命令のビッ
ト数は４ビツト増加してしまう。そこで、マイクロ命令
のビット数を増加させずに、ステップ数を少なくする構
成の一例として次に述べるような第３の実施例が考えら
れる。
第３の実施例におけるディジタル演算回路の記憶手段と
しては、前述した従来例の記憶手段１の一般的な構成と
同様にＲＡＭとこのＲＡＭのアドレスとは独立にデータ
を記憶できるレジスタとによシ構成されている。
しては、前述した従来例の記憶手段１の一般的な構成と
同様にＲＡＭとこのＲＡＭのアドレスとは独立にデータ
を記憶できるレジスタとによシ構成されている。
第３の実施例のディジタル演算回路は、第３図に示すよ
うに、外部入力データおよび後述する演算器３５からの
演算出力データが入力される第１の選択器３１は、これ
ら２つのデータのいずれか一方を選択出力し、ＲＡＭ３
２が上記選択出力を記憶するようになっている。
うに、外部入力データおよび後述する演算器３５からの
演算出力データが入力される第１の選択器３１は、これ
ら２つのデータのいずれか一方を選択出力し、ＲＡＭ３
２が上記選択出力を記憶するようになっている。
ｔた、レジスタ３３は上記演算出力データを記憶するも
のである。このレジスタ３３から出力されるデータ、上
記ＲＡＭ３２の２つの出力径路から出力される２つのデ
ータ、および上記外部入力データが供給される第２の選
択器３４は、これらのデータのうちいずれか２つのデー
タを選択し演算器３５に供給する。
のである。このレジスタ３３から出力されるデータ、上
記ＲＡＭ３２の２つの出力径路から出力される２つのデ
ータ、および上記外部入力データが供給される第２の選
択器３４は、これらのデータのうちいずれか２つのデー
タを選択し演算器３５に供給する。
この２つのデータに基づいて演算器３５が演算処理を行
い上記演算出力データを出力するようになっている。こ
こで、上記ＲＡＭ３２の２つの出力径路は、それぞれ独
立に読み出しアドレスを指定できるものとし、上記第１
の選択器３１からの選択出力データを記憶するための書
き込みアドレスは上記読み出しアドレスのうち特定の一
方全兼用するものとする。
い上記演算出力データを出力するようになっている。こ
こで、上記ＲＡＭ３２の２つの出力径路は、それぞれ独
立に読み出しアドレスを指定できるものとし、上記第１
の選択器３１からの選択出力データを記憶するための書
き込みアドレスは上記読み出しアドレスのうち特定の一
方全兼用するものとする。
！た、記憶手段３６内のＲＡＭ３２にたとえば１６ワー
ドのＲＡＭ’に用いるとすると、上記記憶手段３６は１
７ワードのＲＡＭと同等に扱うことができる。そして、
記憶手段３６の一部（ＲＡＭ３２〕のみに外部入力デー
タが供給され、上記記憶手段３６のまた別の一部（レジ
スタ３３〕の書き込みアドレスがＲＡＭ３２の２つの読
み出しアドレスに独立である。なお、上記第２の選択器
−４には論理値「０」が入力される０入力端子が設けら
れる。
ドのＲＡＭ’に用いるとすると、上記記憶手段３６は１
７ワードのＲＡＭと同等に扱うことができる。そして、
記憶手段３６の一部（ＲＡＭ３２〕のみに外部入力デー
タが供給され、上記記憶手段３６のまた別の一部（レジ
スタ３３〕の書き込みアドレスがＲＡＭ３２の２つの読
み出しアドレスに独立である。なお、上記第２の選択器
−４には論理値「０」が入力される０入力端子が設けら
れる。
このようなディジタル演算回路を用いて、上記第１式お
よび第２式に示したような演算処理を行ってみる。
よび第２式に示したような演算処理を行ってみる。
ステップ１ まず、外部入力データＡｉを第１の選択器
３１を介してＲＡＭ３２のたとえば０番地に書き込む。
３１を介してＲＡＭ３２のたとえば０番地に書き込む。
ステップ２ 外部入力データＣ１を第１の選択器３１を
介してＲＡＭ：３２のたとえば１番地に書き込む。
介してＲＡＭ：３２のたとえば１番地に書き込む。
ステップ３ ＲＡＭ３２の０番地に書き込まれたデータ
Ａ１ と外部入力データＢｉ とを第２の選択器３４を
介して演算器３５によシ加算し、その結果すなわちＡｉ
＋Ｂｉｋレジスタ３３に書き込む。
Ａ１ と外部入力データＢｉ とを第２の選択器３４を
介して演算器３５によシ加算し、その結果すなわちＡｉ
＋Ｂｉｋレジスタ３３に書き込む。
ステップ４ ＲＡＭ３２の１番地に書き込まれたデータ
Ｃｉ と外部入力データＤｉとを第２の選択器３４を介
して演算器３５によシ加算し、その結果すなわちσｉ＋
Ｄｉｆｆｉ改めてＲＡＭ３２の１番地に書き込む。
Ｃｉ と外部入力データＤｉとを第２の選択器３４を介
して演算器３５によシ加算し、その結果すなわちσｉ＋
Ｄｉｆｆｉ改めてＲＡＭ３２の１番地に書き込む。
ステップ５ レジスタ３３に書き込まれたデータＡｉ十
ＢｉとＲＡＭ３２の１番地に書き込まれたデータＣｉ
十Ｄｉと全それぞれ読み出し、第２の選択器３４全介し
て演算器３５によシこれら２つのデータの加算全行い、
その結果すなわちデータＰｉを出力する。これと同時に
ｉ＋１番目に対する外部入力データＡｉ＋１ｅ第１の選
択器３１を介してＲＡＭ３２のＯ番地に書き込む。
ＢｉとＲＡＭ３２の１番地に書き込まれたデータＣｉ
十Ｄｉと全それぞれ読み出し、第２の選択器３４全介し
て演算器３５によシこれら２つのデータの加算全行い、
その結果すなわちデータＰｉを出力する。これと同時に
ｉ＋１番目に対する外部入力データＡｉ＋１ｅ第１の選
択器３１を介してＲＡＭ３２のＯ番地に書き込む。
ステップ６ レジスタ３３に書き込まれたデータＡｉ＋
Ｂｉ とＲＡＭ３２の１番地に書き込まれたデータ’Ｃ
ｉ＋Ｄｉとをそれぞれ読み出し、第２の選択器３４を介
して演算器３５によシ上記データＡｉ十ＢｉからＣｉ＋
Ｄｉの減算全行い、その結果すなわちデータＱｉ′ｆｔ
出力する。これと同時にｉ＋１番目に対する外部入力デ
ータＣｉ＋、Ｌ’（ｒ第１の選択器３１を介してＲＡＭ
３２の１番地に書き込む。
Ｂｉ とＲＡＭ３２の１番地に書き込まれたデータ’Ｃ
ｉ＋Ｄｉとをそれぞれ読み出し、第２の選択器３４を介
して演算器３５によシ上記データＡｉ十ＢｉからＣｉ＋
Ｄｉの減算全行い、その結果すなわちデータＱｉ′ｆｔ
出力する。これと同時にｉ＋１番目に対する外部入力デ
ータＣｉ＋、Ｌ’（ｒ第１の選択器３１を介してＲＡＭ
３２の１番地に書き込む。
このように、記憶手段３６としてＲＡＭ３２とレジスタ
３３とを設け、これらの書き込みアドレスおよび読み出
しアドレス全それぞれ独立とすることにニジ、ｉ番目の
演算の５ステツプ目と１＋１番目の演算の１ステツプ目
およびｉ番目の演算の６ステソブ目とｉ＋１番目の演算
の２ステソフ。
３３とを設け、これらの書き込みアドレスおよび読み出
しアドレス全それぞれ独立とすることにニジ、ｉ番目の
演算の５ステツプ目と１＋１番目の演算の１ステツプ目
およびｉ番目の演算の６ステソブ目とｉ＋１番目の演算
の２ステソフ。
目金それぞれ同時に行うことができるため、上記第１式
および第２式における１つのｉに対して、４ステツプで
ＰｉおよびＱｉを得ることができる。
および第２式における１つのｉに対して、４ステツプで
ＰｉおよびＱｉを得ることができる。
また、上記ＲＡＭ３２は従来同様書き込みアドレスと２
つの読み出しアドレスの一方全兼用しているため、たと
えば、１６ワードのＲＡＭを用いるとすると、マイクロ
命令のビット数は従来同様８ビツトで済ませることがで
きる。
つの読み出しアドレスの一方全兼用しているため、たと
えば、１６ワードのＲＡＭを用いるとすると、マイクロ
命令のビット数は従来同様８ビツトで済ませることがで
きる。
上述した実施例の説明から朗らかなように、本発明によ
れば、入力ポートは１つのままであシながら、外部デー
タの取シ込みとデータの演算が同時に行えるため、ある
程度複雑な加減演算を行う際や多数の加減演算をパイプ
ライン的に行う際の処理速度全向上させることができ、
所期の目的を十分に達成することができる。
れば、入力ポートは１つのままであシながら、外部デー
タの取シ込みとデータの演算が同時に行えるため、ある
程度複雑な加減演算を行う際や多数の加減演算をパイプ
ライン的に行う際の処理速度全向上させることができ、
所期の目的を十分に達成することができる。
第１図は従来よシ用いられているディジタル演算回路の
一例を示すブロック図である。 第２図は本発明に係るディジタル演算回路の第１の実施
例および第２の実施例を示すブロック図、第３図は本発
明に係るディジタル演算回路の第３の実施例を示すブロ
ック図である。 １１．１３，３１，３４・・・選択器 １２．３６・・・記憶手段 １４．３５・・・演算器 ３２−・・ −・・ ＲＡＭ ３３−・ＩＩ Ｏ・レジスタ 特許出願人 ソニー株式会社 代理人−弁理士 小 池 見 向 １） 村 栄 − 第１図 鳥右 第２図 も力
一例を示すブロック図である。 第２図は本発明に係るディジタル演算回路の第１の実施
例および第２の実施例を示すブロック図、第３図は本発
明に係るディジタル演算回路の第３の実施例を示すブロ
ック図である。 １１．１３，３１，３４・・・選択器 １２．３６・・・記憶手段 １４．３５・・・演算器 ３２−・・ −・・ ＲＡＭ ３３−・ＩＩ Ｏ・レジスタ 特許出願人 ソニー株式会社 代理人−弁理士 小 池 見 向 １） 村 栄 − 第１図 鳥右 第２図 も力
Claims (1)
- 外部入力データあるいは演算出力データのいずれか一方
を選択する第１の選択器と、この第１の選択器からのデ
ータを記憶し少なくとも２つのデータを同時に読出し可
能な記憶手段と、この記憶手段から読み出される２つの
データおよび上記外部入力データのうちのいずれか２つ
のデータを選択する第２の選択器と、この第２の選択器
からの２つのデータに基づいて演算処理を行う演算器と
から成シ、上記外部入力データを上記記憶手段の少なく
とも一部に直接記憶し得るようにしたことを特徴とする
ディジタル演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233173A JPH0721760B2 (ja) | 1983-12-10 | 1983-12-10 | ディジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233173A JPH0721760B2 (ja) | 1983-12-10 | 1983-12-10 | ディジタル演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124730A true JPS60124730A (ja) | 1985-07-03 |
| JPH0721760B2 JPH0721760B2 (ja) | 1995-03-08 |
Family
ID=16950868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233173A Expired - Lifetime JPH0721760B2 (ja) | 1983-12-10 | 1983-12-10 | ディジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721760B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171033A (ja) * | 1987-12-25 | 1989-07-06 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH02239323A (ja) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | レジスタ論理演算ユニット |
| CN114661345A (zh) * | 2020-12-22 | 2022-06-24 | 中科寒武纪科技股份有限公司 | 加速运算装置、方法、集成电路芯片、计算装置和板卡 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53107240A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Control system of register memory |
| JPS57182851A (en) * | 1981-05-06 | 1982-11-10 | Mitsubishi Electric Corp | Computer of pipeline system |
| JPS58201138A (ja) * | 1982-05-20 | 1983-11-22 | Fujitsu Ltd | デイジタル信号処理回路 |
-
1983
- 1983-12-10 JP JP58233173A patent/JPH0721760B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53107240A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Control system of register memory |
| JPS57182851A (en) * | 1981-05-06 | 1982-11-10 | Mitsubishi Electric Corp | Computer of pipeline system |
| JPS58201138A (ja) * | 1982-05-20 | 1983-11-22 | Fujitsu Ltd | デイジタル信号処理回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171033A (ja) * | 1987-12-25 | 1989-07-06 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH02239323A (ja) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | レジスタ論理演算ユニット |
| CN114661345A (zh) * | 2020-12-22 | 2022-06-24 | 中科寒武纪科技股份有限公司 | 加速运算装置、方法、集成电路芯片、计算装置和板卡 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0721760B2 (ja) | 1995-03-08 |
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