JPS60133492A - 符号変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ秘匿のための符号変換器に関する。

データを第３者に解読されないようにする方法として符
号変換器は従来から使われてきた。スクランブルの方法
としてはデータ転字と換字を組合わせると解読に強くな
り、例えばサイエンティフィック・アメリカン（Ｓｃｉ
ｅｎｔ　ｉ　ｆ　ｉｃ　Ａｍｅｒ　１ｃａｎ）誌２２８
巻５号の１５頁〜２３頁にはデータをブロック化して転
字と換字を繰り返す方法が述べられている。しかし、該
方法は伝送路に伝送誤りが発生した場合には誤りが太き
く伝搬するという欠点がある。またキーの長さは固定で
あり、用途に応じて自由にキーの長さを変更することが
できない。

一方、自由にキーの長さを変更させる方法として乱数発
生器から発生ランキングキーを用い、該ランキングキー
とメソセージとをビット毎に、排他的論理利金とる方法
がある。この方法は誤り伝搬を生じない。しかしこの方
法は、平文と暗号文の対がわかると、そこの部分のキー
が判明しそれを手がかりとしてすべてのキーが判明し他
の部分も解読されてしまうという欠点がある。

本発明の目的はこれらの欠点のない変換方法を用いた符
号変換器を提供すると逅にある。

本発明によれば符号変換器人力データ系列の順序を入換
える転置手段と、乱数を発生する乱数発生手段と、あら
かじめ定められたディジタルパターンを記憶し、前記転
置手段の出力する信号と前記乱数をアドレスとして該ア
ドレスに記憶されているディジタルパターンを出力する
記憶手段とから成ることを特徴とする符号変換器が得ら
れる。

また本発明によれば乱数を発生する乱数発生手段と、あ
らかじめ定められたディジタルパターンを記憶し２、入
力データと乱数をアドレスとして該アドレスに記憶され
ているディジタルパターンを出力する記憶手段と、前記
記憶手段の出力するディジタル・パターン複数個のビッ
ト順序を入換える転置手段と、から成ることを特徴とす
る符号変換器が得られる。

以下、実施例を示すブロック図を用いて本発明の動作原
理を詳細に説明する。

第１図は本発明の第１の実施例を示すブロック図である
。図において、インターリーバ−１０１はビット系列の
ＩＩＭ序を入換え、シリアル／パラレル変換器１０２は
前記の順序を入換えられたビット系列をｍ（ｍｆＪ正整
数）ビットずつブロック化し、メモリ１０３は前もって
定められたｍビットパターンを記憶し、乱数発生器１０
４が発生し、たｎ（ｎは正整数）ビット乱数と前記シリ
アル／パラレル変換器１０２の出力ｍピッ）を合わせた
ｍ十ｎビットをアドレスとして該アドレスに記憶されて
いるｍビットパターンを出力する。以下、説明を簡単に
するためにｍニｎ　＝　２として説明する。

メモリ１０３が記憶するパターンの例を第２図に示す。

図において乱数２ビツトと人力データ２ビツトの交叉点
の２ビツトが出力２ビツトとなる８本実施例で乱数発生
器１０４　は乱数を発生する装置で、例えば擬似乱数発
生器あるいは真の乱数をメモリに記憶しておいてそれを
出力してもよい。

この乱数系列がキーとなるがキーの長さは自由に定めら
れる。またメモリ１０３の内容と乱数左秘密にしておけ
は平文と暗号文の対が判明してもキーはわからない。ま
して、インターリーバ−１０１で人力データのビット順
序を入換え、該入換え方を秘密にしておけば、キーを知
ることはさらに困難となる。また、本発明では伝送中で
誤りが生じても誤り伝搬は非常に小さい。第２図に示し
た例ならば誤りは、平均１．２５倍に拡大されるにすぎ
ない。このことは以下の考いから明らかとなる。

・Ｔｔ 壕す受信２ビツトのうち、２ビツトとも誤る確率は１ビ
ツトだけ誤る確率よりもがなり小さいので誤りの拡大に
ついて評価する場合には無視することかできる。したが
って２ビツト受信して１ビット誤った場合のみを考える
。

第２図において乱数が（０，０）の場合を考える。

たとえは送信した２ビツトが（１，１）であり１ビツト
の誤りが発生した場合には（０，１）又は（１，０）が
受信される。すると第２図により送信信号が（１，１）
の場合には復号値は（１，０）であるのに（０，１）、
（１，０）が受信された場合にｌＩ−を得号値は各々（
１，１）、（０，０）となってし７寸う。このことは乱
数が（００）−送（，１Ｍ号が（１，１）　の場合には
、回線誤りが発生しても誤り伝搬は１ケであることを示
している。同様の考察を乱数（０，０）　の場合の他の
値の送信信号について、また乱数（０，１）の場合のす
べての送信信号について行なえば乱数（０，０）、（０
，１）の場合には誤り伝搬が１ケにとどまることがわか
る。次に同様のことを乱数（Ｘ、０）（１，１）　につ
いて考えてみる。たとえは、乱数が（１，０１、送信し
たが２ビツトが（１，，１）の場合を考えると、１ビツ
トの誤りが発生した場合には、（０，１）又は（１，０
）が受信される。すると第２図により送信信号−，１）
に対する復号値は（０，０）であるのに、（０，１）、
（１，０）が受信憾れた場合には、復号値は各々（１，
０）、（１，１）となってしまう。すなわち（０，１）
が受信された場合には誤り伝搬は１ケにとどまるが（１
，０）が受信された場合に１−ｉ２ヶに拡大する。この
時送信信号（１，１）が、（０，１）Ｋ誤る確率は、（
１，０）Ｉｃ誤る確率と等しいと考えることができるの
で、結局、乱数が（１，０）　で送信信号が（１，１）
の場合、誤り伝播は平均１．５ケになることがわかる。

同様のことを他の値の送信信号及び乱数が（１，１）　
の場合のすべての送信信号について行えは、乱数（１，
０１、（１゜１）の場合には、１ビット誤りが発生ずれ
は、誤の生起する頻度が同一であることをも考慮すると
、第２図に示した例によれは、伝送誤りは平均１．２５
になることが示される。インターリーバ＜−１０１はピ
ントの順序を入換える装置である。この装置の構成につ
いては、特許出願香号昭５８−１６４１２号明細曹１−
インターリーバ−」あるいは特許出願番号昭５８−７０
４８２号明細書［シリアル・インターリーバ−」に詳細
に配達されている。

メモリ１０３はたとえはリード万ンリーメモリ（ＲＯＭ
）やランダムアクセスメモリ（ＲＡＭ）で構成１゛るこ
とかできる。

第３図は本発明の第２の実施例を示すブロック図である
。図において、データは２ビツトずつ人力されるか、そ
のうちの１ビツト（例えば下位ビット）はインターリー
バ−１０１で順序を入扛かえられる。即ち、人力された
データを並べて、下位ビットたけ注目すると、その１位
ビットのＩｌｌ’ｌ序が入換えられる。１方残り−の上
位ビットは遅延回路３０１である定められた量たけ遅延
される。該遅延は受信側の遅処と合わせた鰍が送ｌ受信
のインターリーバ−による遅延合計となるように定める
。この条件を満足するならば、遅延回路３０１は省略し
て遅延がないようにし、受信側で合計分の遅延を実行す
ることも、あるいは逆に送信側で合計分遅延−Ｊ＜でし
まうこともできる。本実施例の他の部分は第１の実施例
と同じなので説明省略する。

第４図は本発明の第３の実施例を示すフロック図である
。図において、入カデータは２ピツＩ・で構成されるが
、それらは上位ビットと下位ビットに分けて各々インタ
ーリーバ−４０１とインターリーバ−４０２に人力され
、独立してビットＩＩＩ序を人換えられる。本実施例の
他の部分は第】の実施例と同じなのでこれ以上の説明を
省略する。

第５図は本発明の第４の実施例を示すブロック図である
。図において、メモリ１０３けあらがじめ足められた２
ビツトパターンを記憶し、乱数発生器１０４からの乱数
２ビツトと入カデータ２ビットを合わせた４ピツ［ｉ−
アドレスとして、該アトシ・スに記憶されている２ビツ
トを出力する。パラレル／シリアル変換器５０１ｉｔ前
記メモリ１０３の出力で２ビツト系列をシリアル系列に
変換し、該シリアル系列のビット順序をインターリーバ
−１０１で入換えて出力する。本実施例によっても乱数
の長烙、すなわちキーの長さを自由に設定できること、
乱数上メモリ１０３の内容を秘密にしておりは解読に強
くなること、および誤り伝搬の少ないことは第１の実施
例と同じである。また、本実ｌＸ１ｉ例は第１の実施例
のテスクランクラ−として用いることができる。ざらに
役割を逆にして、本実施例をスクランブラ−とし第１の
実施例をデスクランゲラ−として使用することができる
。

換器５０１　を用いないでインターリーバ−Ｖこおいて
、２ビット単位に入換えてもよい。また、第２の実施例
及び第３の実施例において、メモリＪ０３を前に移動さ
せ２−こともできる。即ち、メモリ１０３でデータを変
換してからビットの順序を入換えてもよい。これらの変
（ｉｌ−を本発明の範囲に含まれるものである。

本発明は必要に応じてシリアル／パラレル変換器または
パラレル／シリアル変換器４用いて４０１回か繰り返す
ことができるか、こうすると７’ｌ’？　ａ　Ｋさらに
強くなる。捷た１本発明の第１甘たは第２捷たは第３の
実施例の後にビットＩｌｌ序を入換えるインターリーバ
−を付加しても解読ＶＣつよくなる。

これらは本発明の応用例である。

以上詳細に説明したように、本発明を用いれは第３者に
データの中味を知られることなくチータラ通信あるいは
ファイルに蓄積することができ、データ通信やファイル
などに応用して効果は極めて太きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明に用いられるメモリが記憶するティジタルパ
ターンの１例を示す図、第３図、第４図、第５図は各々
本発明の第２、第３、第４の実施例を示すブロック図で
ある。図において、１０１、　＋０１，４０２はインタ
ーリーバ−１１０２はシリアル／パラレル変換器、１０
３はメモリ、１０４は乱数発生器、３０１　は遅延回路
、５０１はパラレル／シリアル変換器を各々示す。

Claims (1)

1. 【特許請求の範囲】 １、人力データ系列の順序を入換える転置手段と、乱数
   を発生する乱数発生手段と、あらかじめ定められたディ
   ジタルパターンを記憶し、前記転置手段の出力する信号
   と前記乱数をアドレスとして該アドレスに記憶されてい
   るディジタルパターンを出力１−る記憶手段と、から成
   ることを特徴とする符号変換器。 ２、乱数を発生ずる乱数発生手段と、あらかじめ定めら
   れたディジタルパターンを記憶し、人力データと乱数を
   アドレスとみなし該アドレスに記憶されているディジタ
   ルパターンを出力する記憶手段と、前記記憶手段の出力
   するディジタル・パターン複数個のピントｌ１ｆｊ序を
   入換える転置手段とから成ることを特徴とする符号変換
   器。