JPS6013395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6013395A JPS6013395A JP58118342A JP11834283A JPS6013395A JP S6013395 A JPS6013395 A JP S6013395A JP 58118342 A JP58118342 A JP 58118342A JP 11834283 A JP11834283 A JP 11834283A JP S6013395 A JPS6013395 A JP S6013395A
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- Japan
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- word line
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- address decoder
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
比較的大きな抵抗値を有するＭＯＳＦＥＴ（絶縁ゲート
形電界効果トランジスタ）によって非選択ワード線の浮
き上がりを防止する機能を持つダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）のような半導体記憶装
置に有効な技術に関するものである。
比較的大きな抵抗値を有するＭＯＳＦＥＴ（絶縁ゲート
形電界効果トランジスタ）によって非選択ワード線の浮
き上がりを防止する機能を持つダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）のような半導体記憶装
置に有効な技術に関するものである。
本願発明者等は、ワード線選択回路として第１図に示す
ような回路を既に開発した。この回路は、ワード線の間
隔（ピッチ）を最小にするため、アドレスデコーダ部が
２分割される。すなわち、代表して示された第１のアド
レスデコーダ部くノアゲー）ＮＯＲ）は、４本のワード
線ＷＬＩ〜ＷＬ４を同時に選択するアドレスデコーダ出
力信号を形成する。このアドレスデコーダ出力信号は、
そのゲートに電源電圧Ｖｃｃが定常的に印加されたカッ
トＭＯ３ＦＥＴＱＩ １〜Ｑ１４を介して伝送ゲートＭ
Ｏ３ＦＢＴＱ１５〜Ｑ１８のゲートに伝えられる。一方
、残り２ビツトのワード線選択用のアドレス信号に従っ
て、第２のアドレスデコーダ部によって４通りのワード
線選択タイミング信号φｘ００〜φｘｌｌが形成され上
記伝送ゲー）ＭＯ３ＦＥＴＱ１５〜Ｑ１８を通してそれ
ぞれワード線ＷＬＩ〜ＷＬ４に伝えられる。このように
することによって、上記第１のアドレスデコーダ部を構
成するノアゲート回路ＮＯＲ等のピッチとワード線のピ
ッチとを合わせることができる。
ような回路を既に開発した。この回路は、ワード線の間
隔（ピッチ）を最小にするため、アドレスデコーダ部が
２分割される。すなわち、代表して示された第１のアド
レスデコーダ部くノアゲー）ＮＯＲ）は、４本のワード
線ＷＬＩ〜ＷＬ４を同時に選択するアドレスデコーダ出
力信号を形成する。このアドレスデコーダ出力信号は、
そのゲートに電源電圧Ｖｃｃが定常的に印加されたカッ
トＭＯ３ＦＥＴＱＩ １〜Ｑ１４を介して伝送ゲートＭ
Ｏ３ＦＢＴＱ１５〜Ｑ１８のゲートに伝えられる。一方
、残り２ビツトのワード線選択用のアドレス信号に従っ
て、第２のアドレスデコーダ部によって４通りのワード
線選択タイミング信号φｘ００〜φｘｌｌが形成され上
記伝送ゲー）ＭＯ３ＦＥＴＱ１５〜Ｑ１８を通してそれ
ぞれワード線ＷＬＩ〜ＷＬ４に伝えられる。このように
することによって、上記第１のアドレスデコーダ部を構
成するノアゲート回路ＮＯＲ等のピッチとワード線のピ
ッチとを合わせることができる。
また、上記各ワード線ＷＬＩ〜ＷＬ４と回路の接地電位
との間には、非選択時のワード線の浮き上がりを防止す
るためのＭＯ３ＦＥＴＱ１９〜Ｑ２２が設けられる。す
なわち、交差配置されるデータ線等とのカップリング等
により非選択のワード線が浮き上がるので、上記第１の
アドレスデコーダ部の出力信号を受けるＭＯＳＦＥＴ０
．２３を介して上記ＭＯ３ＦＥＴＱＩ ９〜Ｑ２２のゲ
ートにワード線選択タイミングにロウレベルとなるタイ
ミング信号φＩＱＬＴを供給するものである。これによ
り、アドレスデコーダ出力信号がハイレベル（選択状態
）ならば、上記ＭＯ３ＦＦＴＱ２３がオン状態となって
いるので、上記タイミング信号φＷＬＴのロウレベルと
ともにＭＯ３ＦＦ、ＴＱ１９〜Ｑ２２がオフ状態になる
。一方、上記アドレスデコーダ出力信号がロウレベル（
非選択状態）ならば、上記ＭＯ３ＦＥＴＱ２３がオフ状
態となって、タイミング信号φＷＬＴのロウレベルにか
かわらずオン状態を維持するものである。これらのＭＯ
３ＦＥＴＱＩ ９〜Ｑ２２のオン状態によって非選択ワ
ード線の浮き上がりを防止する。
との間には、非選択時のワード線の浮き上がりを防止す
るためのＭＯ３ＦＥＴＱ１９〜Ｑ２２が設けられる。す
なわち、交差配置されるデータ線等とのカップリング等
により非選択のワード線が浮き上がるので、上記第１の
アドレスデコーダ部の出力信号を受けるＭＯＳＦＥＴ０
．２３を介して上記ＭＯ３ＦＥＴＱＩ ９〜Ｑ２２のゲ
ートにワード線選択タイミングにロウレベルとなるタイ
ミング信号φＩＱＬＴを供給するものである。これによ
り、アドレスデコーダ出力信号がハイレベル（選択状態
）ならば、上記ＭＯ３ＦＦＴＱ２３がオン状態となって
いるので、上記タイミング信号φＷＬＴのロウレベルと
ともにＭＯ３ＦＦ、ＴＱ１９〜Ｑ２２がオフ状態になる
。一方、上記アドレスデコーダ出力信号がロウレベル（
非選択状態）ならば、上記ＭＯ３ＦＥＴＱ２３がオフ状
態となって、タイミング信号φＷＬＴのロウレベルにか
かわらずオン状態を維持するものである。これらのＭＯ
３ＦＥＴＱＩ ９〜Ｑ２２のオン状態によって非選択ワ
ード線の浮き上がりを防止する。
ところで、半導体技術の進展により、半導体基板上に形
成される素子、配線が微細化される。この場合、配線に
着目するとその厚さは段差切れを防止するために薄くで
きない反面、配線幅は増々狭くなる傾向にある。したが
って、１Ｍビットのようなダイナミック型ＲＡＭを考え
る場合、配線の厚みより、幅の方が小さくなるとともに
、配線の間隔も増々狭くなるので、平行に走っているワ
ード線間の寄生容量が無視できなくなる。したがって、
上記のように４本のうち１本のワード線を選択状態とし
て、他の残りの３本をフローティング状態のロウレベル
としたのでは、上記寄生容量によるカップリングによっ
て非選択のワード線が浮き上がってしまうという新な問
題が生じることが本願発明者によって見い出されたので
ある。
成される素子、配線が微細化される。この場合、配線に
着目するとその厚さは段差切れを防止するために薄くで
きない反面、配線幅は増々狭くなる傾向にある。したが
って、１Ｍビットのようなダイナミック型ＲＡＭを考え
る場合、配線の厚みより、幅の方が小さくなるとともに
、配線の間隔も増々狭くなるので、平行に走っているワ
ード線間の寄生容量が無視できなくなる。したがって、
上記のように４本のうち１本のワード線を選択状態とし
て、他の残りの３本をフローティング状態のロウレベル
としたのでは、上記寄生容量によるカップリングによっ
て非選択のワード線が浮き上がってしまうという新な問
題が生じることが本願発明者によって見い出されたので
ある。
そこで、各ワード線にラッチ形態のＭＯＳＦＥＴを設け
ることが考えられるが、１つのワード線に２個のＭＯＳ
ＦＥＴが必要となって素子数が大幅に増大する。
ることが考えられるが、１つのワード線に２個のＭＯＳ
ＦＥＴが必要となって素子数が大幅に増大する。
この発明の目的は、素子数を増加させることなく、ワー
ド線間のカップリングによる非選択ワード線の浮き上が
りを防止した半導体記憶装置を提供することにある。
ド線間のカップリングによる非選択ワード線の浮き上が
りを防止した半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、互いに隣接するアドレスデコーダ回路の出力
信号によって選択されるワード線を交互に配置すること
によって、選択されたワード線に隣接するワード線が隣
接するアドレスデコーダ回路の出力信号により常に非選
択状態としてその浮き上がりを防止するものである。
信号によって選択されるワード線を交互に配置すること
によって、選択されたワード線に隣接するワード線が隣
接するアドレスデコーダ回路の出力信号により常に非選
択状態としてその浮き上がりを防止するものである。
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
同図に示した実施例回路では、ｎチャンネルＭＯ３ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理″１′、
“０″の情報はキャパシタＣａに電荷が有るか無いかの
形で記憶される。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理″１′、
“０″の情報はキャパシタＣａに電荷が有るか無いかの
形で記憶される。
情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ１ｊ
ｌＤＬに多くのメモリセルをつないで高集積大容量のメ
モリマトリックスにしであるため、上記キャパシタＣ８
と、共通データ線ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ
／ Ｃｏの比が非常に小さな値になる。したがって、
上記キャパシタＣｓに蓄積された電荷量によるデータ線
ＤＬの電位変化は、非常に微少な信号となっている。
ｌＤＬに多くのメモリセルをつないで高集積大容量のメ
モリマトリックスにしであるため、上記キャパシタＣ８
と、共通データ線ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ
／ Ｃｏの比が非常に小さな値になる。したがって、
上記キャパシタＣｓに蓄積された電荷量によるデータ線
ＤＬの電位変化は、非常に微少な信号となっている。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ”によって接地電位に充電される。
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ”によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルＭＣは、
１本のワード線ＷＬと相補対データ線の一方との間に結
合される。各ワード線ＷＬは双方のデータ線対と交差し
ているので、ワード線ＷＬに生じる雑音成分が静電結合
によりデータ線にのっても、その雑音成分が双方のデー
タ線対ＤＬ。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルＭＣは、
１本のワード線ＷＬと相補対データ線の一方との間に結
合される。各ワード線ＷＬは双方のデータ線対と交差し
ているので、ワード線ＷＬに生じる雑音成分が静電結合
によりデータ線にのっても、その雑音成分が双方のデー
タ線対ＤＬ。
ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。
相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによつて導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記電圧差がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よりて、上記高い方の電位落ち込みを防止する。
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによつて導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記電圧差がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よりて、上記高い方の電位落ち込みを防止する。
こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回１Ｍする。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０″として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブートストする働きがある。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回１Ｍする。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０″として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブートストする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭ○５ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ大力
バッファＤＩＢの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭ○５ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ大力
バッファＤＩＢの出力端子に接続される。
ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号Ｒ，Ａ Ｓにより形成されたタイミング
信号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉ
をアドレスバッファＡＤＢに取込み、ロウデコーダＲ−
ＤＣＲに伝えるとともに、ワード線選択タイミング信号
φＸにより所定のワード線及びダミーワード線選択動作
を行う。そして、カラムアドレスストローブ信号ＣＡＳ
により形成されたタイミング信号φａｃに同期して外部
アドレス信号ＡＹＯ−ＡＹｉをアドレスバッファＡＤＢ
に取込み、カラムデコーダＣ−ＤＣＨに伝えるとともに
、データ線選択タイミング信号φｙによりデータ線の選
択動作を行う。
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号Ｒ，Ａ Ｓにより形成されたタイミング
信号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉ
をアドレスバッファＡＤＢに取込み、ロウデコーダＲ−
ＤＣＲに伝えるとともに、ワード線選択タイミング信号
φＸにより所定のワード線及びダミーワード線選択動作
を行う。そして、カラムアドレスストローブ信号ＣＡＳ
により形成されたタイミング信号φａｃに同期して外部
アドレス信号ＡＹＯ−ＡＹｉをアドレスバッファＡＤＢ
に取込み、カラムデコーダＣ−ＤＣＨに伝えるとともに
、データ線選択タイミング信号φｙによりデータ線の選
択動作を行う。
タイミング制御回路ＴＣは、外部から供給され１ま
たアドレスストローブ信号ＲＡＳ、ＣＡＳと、ライトイ
ネーブル信号ＷＥとを受け、上記代表として示されたタ
イミング信号の他各種タイミング信号を形成する。
ネーブル信号ＷＥとを受け、上記代表として示されたタ
イミング信号の他各種タイミング信号を形成する。
リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、タイマー回路と、内部ロウアドレス信号ａｘｏ”ａｘ
ｉを形成するカウンタ回路とを内蔵しており、外部端子
から供給されるリフレッシュ信号ＲＥＦにより起動され
る。
、タイマー回路と、内部ロウアドレス信号ａｘｏ”ａｘ
ｉを形成するカウンタ回路とを内蔵しており、外部端子
から供給されるリフレッシュ信号ＲＥＦにより起動され
る。
例えば、リフレッシュ信号ＲＥＦを一定時間以上ロウレ
ベルにしつづけると上記タイマー回路が作動して、内蔵
の発振回路（図示せず）により形成されたタイミング信
号φに従ってカウンタ回路を歩進させて内部アドレス信
号を連続的に切り換えて発生させる。この発振回路は、
特に制限されないが、基板バイアス電圧発生回路（図示
せず）を構成するための発振回路を共用することが便利
である。
ベルにしつづけると上記タイマー回路が作動して、内蔵
の発振回路（図示せず）により形成されたタイミング信
号φに従ってカウンタ回路を歩進させて内部アドレス信
号を連続的に切り換えて発生させる。この発振回路は、
特に制限されないが、基板バイアス電圧発生回路（図示
せず）を構成するための発振回路を共用することが便利
である。
一方、上記リフレッシュ信号ＲＥＦとして比較的短い時
間だけロウレベルにすると上記タイマー２ 回路が作動せず、このリフレッシュ信号ＰＩＦ、Ｆに従
って上記カウンタ回路を歩進させる。このような自動リ
フレッシュ回路は、前記文献によって公知であるので、
その詳細な説明を省略する。なお、上記リフレッシュ信
号ＲＥＦをロウレベルにすると、マルチプレクサＭＰＸ
は、リフレッシュ制御回路ＲＥＦＣ側に切り換えられ、
上記内部アドレス信号ａ ｘ Ｏ〜ａｘｉをロウアドレ
スデコーダに伝える。
間だけロウレベルにすると上記タイマー２ 回路が作動せず、このリフレッシュ信号ＰＩＦ、Ｆに従
って上記カウンタ回路を歩進させる。このような自動リ
フレッシュ回路は、前記文献によって公知であるので、
その詳細な説明を省略する。なお、上記リフレッシュ信
号ＲＥＦをロウレベルにすると、マルチプレクサＭＰＸ
は、リフレッシュ制御回路ＲＥＦＣ側に切り換えられ、
上記内部アドレス信号ａ ｘ Ｏ〜ａｘｉをロウアドレ
スデコーダに伝える。
第３図には、上記第２図におけるロウデコーダ回路Ｒ−
ＤＣＨの一実施例の回路図が示されている。同図には、
代表として２つのアドレスデコーダ部が示されている。
ＤＣＨの一実施例の回路図が示されている。同図には、
代表として２つのアドレスデコーダ部が示されている。
この実施例では、代表して示された第１の２つのアドレ
スデコーダ部（ノアゲートＮ０ＲＩ、Ｎ０Ｒ２）は、そ
れぞれ４本のワード線ＷＬＩ〜ＷＬ４．ＷＬ５〜ＷＬ８
を同時に選択するアドレスデコーダ出力信号を形成する
。これらのアドレスデコーダ出力信号は、そのゲートに
電源電圧Ｖｃｃが定常的に印加されたカッ）ＭＯ３ＦＥ
ＴＱＩ １〜Ｑ１４．Ｑ３１〜Ｑ３４を介してそれぞれ
伝送ゲートＭＯ３ＦＥＴＱＩ ５〜Ｑ１８．Ｑ３５〜Ｑ
３８のゲートに伝えられる。一方、残り２ビツトのワー
ド線選択用のアドレス信号に従って、第２のアドレスデ
コーダ部によって４通りのワード線選択タイミング信号
φｘ００〜φｘ１１が形成され上記伝送ゲートＭＯ３Ｆ
ＥＴＱＩ ５〜Ｑ１Ｂ、Ｑ３５〜Ｑ３Ｂを通してそれぞ
れワード線ＷＬＩ〜ＷＬ４．ＷＬ５〜ＷＬ８に伝えられ
る。このようにすることによって、上記第１のアドレス
デコーダ部を構成するノアゲート回路ＮＯＲ等のピッチ
とワード線のピッチとを合わせることができる。
スデコーダ部（ノアゲートＮ０ＲＩ、Ｎ０Ｒ２）は、そ
れぞれ４本のワード線ＷＬＩ〜ＷＬ４．ＷＬ５〜ＷＬ８
を同時に選択するアドレスデコーダ出力信号を形成する
。これらのアドレスデコーダ出力信号は、そのゲートに
電源電圧Ｖｃｃが定常的に印加されたカッ）ＭＯ３ＦＥ
ＴＱＩ １〜Ｑ１４．Ｑ３１〜Ｑ３４を介してそれぞれ
伝送ゲートＭＯ３ＦＥＴＱＩ ５〜Ｑ１８．Ｑ３５〜Ｑ
３８のゲートに伝えられる。一方、残り２ビツトのワー
ド線選択用のアドレス信号に従って、第２のアドレスデ
コーダ部によって４通りのワード線選択タイミング信号
φｘ００〜φｘ１１が形成され上記伝送ゲートＭＯ３Ｆ
ＥＴＱＩ ５〜Ｑ１Ｂ、Ｑ３５〜Ｑ３Ｂを通してそれぞ
れワード線ＷＬＩ〜ＷＬ４．ＷＬ５〜ＷＬ８に伝えられ
る。このようにすることによって、上記第１のアドレス
デコーダ部を構成するノアゲート回路ＮＯＲ等のピッチ
とワード線のピッチとを合わせることができる。
また、上記各ワード線ＷＬＩ〜ＷＬ４．ＷＬ５〜ＷＬ８
と回路の接地電位との間には、非選択時のワード線の浮
き上がりを防止するためのＭＯ３ＦＥＴＱ１９〜Ｑ２２
．Ｑ３９〜４２それぞれが設けられる。すなわち、交差
配置されるデータ線等とのカップリング等により非選択
のワード線が浮き上がるので、上記第１のアドレスデコ
ーダ部の出力信号を受けるＭＯ３ＦＥＴＱ２３を介して
上記ＭＯ３ＦＥＴＱＩ ９〜Ｑ２２のゲートに所定のタ
イミング信号φＷＬＴを供給するものである。
と回路の接地電位との間には、非選択時のワード線の浮
き上がりを防止するためのＭＯ３ＦＥＴＱ１９〜Ｑ２２
．Ｑ３９〜４２それぞれが設けられる。すなわち、交差
配置されるデータ線等とのカップリング等により非選択
のワード線が浮き上がるので、上記第１のアドレスデコ
ーダ部の出力信号を受けるＭＯ３ＦＥＴＱ２３を介して
上記ＭＯ３ＦＥＴＱＩ ９〜Ｑ２２のゲートに所定のタ
イミング信号φＷＬＴを供給するものである。
これらのＭＯ３ＦＥＴＱＩ ９〜Ｑ２２．Ｑ３９〜Ｑ４
２のオン状態によって非選択ワード線の浮き上がりを防
止する。
２のオン状態によって非選択ワード線の浮き上がりを防
止する。
また、アドレスデコーダ部Ｎ０ＲＩ （又はＮ０Ｒ２）
のように同じ出力に結合され、上記ワード線選択タイミ
ング信号φｘｏＯ〜φｘｌｌによって１つのワード線が
選択される時、残りの３つのワード線のうち隣りの非選
択ワード線が浮き上がってしまうのを防止するため、隣
接するアドレスデコーダ部Ｎ０Ｒ２（又はＮ０ＲＩ）の
非選択信号によって上述のように接地電位が与えられる
ワード線を交互に配置するものである。すなわち、ワー
ド線は、ＷＬＩ、ＷＬ５．ＷＬ２．ＷＬ６． ・・・の
ように隣接するアドレスデコーダ部に結合されるワード
線を交互に配置するものである。
のように同じ出力に結合され、上記ワード線選択タイミ
ング信号φｘｏＯ〜φｘｌｌによって１つのワード線が
選択される時、残りの３つのワード線のうち隣りの非選
択ワード線が浮き上がってしまうのを防止するため、隣
接するアドレスデコーダ部Ｎ０Ｒ２（又はＮ０ＲＩ）の
非選択信号によって上述のように接地電位が与えられる
ワード線を交互に配置するものである。すなわち、ワー
ド線は、ＷＬＩ、ＷＬ５．ＷＬ２．ＷＬ６． ・・・の
ように隣接するアドレスデコーダ部に結合されるワード
線を交互に配置するものである。
これにより、例えば、アドレスデコーダ部Ｎ０Ｒ１の出
力信号がハイレベルの選択信号を出力するとき、ワード
線選択タイミング信号φｘ００〜φ５ ｘｌｌのハイレベルによってワード線ＷＬＩ〜ＷＬ４の
うちいずれか１つのワード線がハイレベルの選択状態に
され、残り３つのワード線がフローティング状態でのロ
ウレベルとなって非選択状態にされる。このとき、隣り
のアドレスデコーダ部Ｎ０Ｒ２の出力信号がロウレベル
になって、上述のようにＭＯ３ＦＥＴＱ３９〜Ｑ４２が
オン状態となってワード線ＷＬ５〜ＷＬ８を接地電位の
ロウレベルにする。したがって、上記アドレスデコーダ
部Ｎ０ＲＩの出力信号によって選択されるワード線の隣
の非選択ワード線は必ず他のアドレスデコーダ部Ｎ０Ｒ
２の出力信号によって接地電位にラッチされているから
、ワード線間の寄生容量によるカップリングにより浮き
上がることはない。
力信号がハイレベルの選択信号を出力するとき、ワード
線選択タイミング信号φｘ００〜φ５ ｘｌｌのハイレベルによってワード線ＷＬＩ〜ＷＬ４の
うちいずれか１つのワード線がハイレベルの選択状態に
され、残り３つのワード線がフローティング状態でのロ
ウレベルとなって非選択状態にされる。このとき、隣り
のアドレスデコーダ部Ｎ０Ｒ２の出力信号がロウレベル
になって、上述のようにＭＯ３ＦＥＴＱ３９〜Ｑ４２が
オン状態となってワード線ＷＬ５〜ＷＬ８を接地電位の
ロウレベルにする。したがって、上記アドレスデコーダ
部Ｎ０ＲＩの出力信号によって選択されるワード線の隣
の非選択ワード線は必ず他のアドレスデコーダ部Ｎ０Ｒ
２の出力信号によって接地電位にラッチされているから
、ワード線間の寄生容量によるカップリングにより浮き
上がることはない。
（１）ワード線の配置を隣接する２組のアドレスデコー
ダ部に結合されるワード線を交互に配置することにより
、選択状態にされるワード線の隣のワード線は、常にそ
の非選択出力信号によってオン状態とがるＭＯＳ Ｆ
ＥＴによって接地電位に固定さ６ れる。したがって、ワード線間の寄生容量によるカップ
リングにより非選択ワード線が浮き上がることを確実に
防止することができるという効果が得られる。
ダ部に結合されるワード線を交互に配置することにより
、選択状態にされるワード線の隣のワード線は、常にそ
の非選択出力信号によってオン状態とがるＭＯＳ Ｆ
ＥＴによって接地電位に固定さ６ れる。したがって、ワード線間の寄生容量によるカップ
リングにより非選択ワード線が浮き上がることを確実に
防止することができるという効果が得られる。
（２）上記非選択ワード線の浮き上がりを防止するため
の手段は、１個のＭＯＳＦＥＴにより構成できることに
よって、回路素子数の増加を防止できるという効果が得
られる。
の手段は、１個のＭＯＳＦＥＴにより構成できることに
よって、回路素子数の増加を防止できるという効果が得
られる。
（３）ワード線間の容量結合による非選択ワード線の浮
き上がりの防止は、単にワード線のレイアウトを変更す
るだけであるので、極めて簡単に実施することができる
という効果が得られる。
き上がりの防止は、単にワード線のレイアウトを変更す
るだけであるので、極めて簡単に実施することができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、リフレッシュ
回路は、省略するものであってもよい。また、ダイナミ
ック型ＲＡＭを構成する他の回路は、種々の実施形態を
採ることができるものである。また、アドレスデコーダ
部をそれぞれ構成する上記ノアゲートＮ０Ｒ１とＮ０Ｒ
２は、互いに隣接していなくてもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、リフレッシュ
回路は、省略するものであってもよい。また、ダイナミ
ック型ＲＡＭを構成する他の回路は、種々の実施形態を
採ることができるものである。また、アドレスデコーダ
部をそれぞれ構成する上記ノアゲートＮ０Ｒ１とＮ０Ｒ
２は、互いに隣接していなくてもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野であるダイナミック型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、前記同様なワード線の選択を行う半
導体記憶装置に広く利用できるものである。
明をその背景となった利用分野であるダイナミック型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、前記同様なワード線の選択を行う半
導体記憶装置に広く利用できるものである。
第１図は、この発明に先立って開発されたアドレスデコ
ーダ回路の一例を示す回路図、第２図は、この発明の一
実施例を示すダイナミック型ＲＡＭのブロック図、 第３図は、第２図のロウアドレスデコーダＲ−ＤＣＲの
具体的一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレス９ バッファ、ＤＯＢ・・データ信号バッファ、Ｄ■Ｂ・・
データ人力バッファ、ＴＣ・・タイミング制御回路、Ｍ
ＰＸ・・マルチプレクサ、ＲＥＦＣ・・リフレッシュ制
御回路 ０
ーダ回路の一例を示す回路図、第２図は、この発明の一
実施例を示すダイナミック型ＲＡＭのブロック図、 第３図は、第２図のロウアドレスデコーダＲ−ＤＣＲの
具体的一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレス９ バッファ、ＤＯＢ・・データ信号バッファ、Ｄ■Ｂ・・
データ人力バッファ、ＴＣ・・タイミング制御回路、Ｍ
ＰＸ・・マルチプレクサ、ＲＥＦＣ・・リフレッシュ制
御回路 ０
Claims (1)
- 【特許請求の範囲】 １、複数のワード線の選択信号を形成するアドレスデコ
ーダ回路と、このアドレスデコーダ回路の出力信号を共
通に受けて対応して形成されたワード線選択タイミング
信号をワード線に伝える伝送ゲー）ＭＯＳＦＥＴと、上
記複数のワード線の中からその１つを選択するアドレス
信号に従って択一的なワード線選択タイミング信号を形
成するワード線選択タイミング発生回路と、上記複数の
ワード線と回路の接地電位点との間に設けられ、上記第
１のアドレスデコーダ回路の出方信号を受けて上記伝送
ゲー）ＭＯＳＦＥＴと相補的に動作するＭＯＳＦＥＴと
を含み、互いに隣接するアドレスデコーダ回路間におい
て、１つ置きのワード線を交互に選択するようにワード
線を配置したことを特徴とする半導体記憶装置。 ２、上記ワード線には、情報記憶用キャパシタとアドレ
ス選択用ＭＯ３ＦＥＴとからなるメモリセルのアドレス
選択用ＭＯ３ＦＥＴのゲートが接続されるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 ３、上記ワード線は、その配線層の厚みが配線幅より大
きく、ワード線間が極めて近接して設けられるものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118342A JPS6013395A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118342A JPS6013395A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6013395A true JPS6013395A (ja) | 1985-01-23 |
| JPH0419634B2 JPH0419634B2 (ja) | 1992-03-31 |
Family
ID=14734304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118342A Granted JPS6013395A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
-
1983
- 1983-07-01 JP JP58118342A patent/JPS6013395A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0419634B2 (ja) | 1992-03-31 |
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