JPH0419634B2 - - Google Patents
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- JPH0419634B2 JPH0419634B2 JP58118342A JP11834283A JPH0419634B2 JP H0419634 B2 JPH0419634 B2 JP H0419634B2 JP 58118342 A JP58118342 A JP 58118342A JP 11834283 A JP11834283 A JP 11834283A JP H0419634 B2 JPH0419634 B2 JP H0419634B2
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- address decoder
- circuit
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- mosfet
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Links
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- 239000004065 semiconductor Substances 0.000 claims description 8
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- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 abstract description 7
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 abstract description 7
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 abstract description 7
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 abstract description 7
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、
例えば、比較的大きな抵抗値を有するMOSFET
（絶縁ゲート形電界効果トランジスタ）によつて
非選択ワード線の浮き上がりを防止する機能を持
つダイナミツク型RAM（ランダム・アクセス・
メモリ）のような半導体記憶装置に有効な技術に
関するものである。
例えば、比較的大きな抵抗値を有するMOSFET
（絶縁ゲート形電界効果トランジスタ）によつて
非選択ワード線の浮き上がりを防止する機能を持
つダイナミツク型RAM（ランダム・アクセス・
メモリ）のような半導体記憶装置に有効な技術に
関するものである。
本願発明者等は、ワード線選択回路として第１
図に示すような回路を既に開発した。この回路
は、ワード線の間隔（ピツチ）を最小にするた
め、アドレスデコーダ部が２分割される。すなわ
ち、代表して示された第１のアドレスデコーダ部
（ノアゲートNOR）は、４本のワード線WL１〜
WL４を同時に選択するアドレスデコーダ出力信
号を形成する。このアドレスデコーダ出力信号
は、そのゲートに電源電圧Vccが定常的に印加さ
れたカツトMOSFETQ１１〜Ｑ１４を介して伝
送ゲートMOSFETQ１５〜Ｑ１８のゲートに伝
えられる。一方、残り２ビツトのワード線選択用
のアドレス信号に従つて、第２のアドレスデコー
ダ部によつて４通りのワード線選択タイミング信
号φx００〜φx１１が形成され上記伝送ゲート
MOSFETQ１５〜Ｑ１８を通してそれぞれワー
ド線WL１〜WL４に伝えられる。このようにす
ることによつて、上記第１のアドレスデコーダ部
を構成するノアゲート回路NOR等のピツチとワ
ード線のピツチとを合わせることができる。
図に示すような回路を既に開発した。この回路
は、ワード線の間隔（ピツチ）を最小にするた
め、アドレスデコーダ部が２分割される。すなわ
ち、代表して示された第１のアドレスデコーダ部
（ノアゲートNOR）は、４本のワード線WL１〜
WL４を同時に選択するアドレスデコーダ出力信
号を形成する。このアドレスデコーダ出力信号
は、そのゲートに電源電圧Vccが定常的に印加さ
れたカツトMOSFETQ１１〜Ｑ１４を介して伝
送ゲートMOSFETQ１５〜Ｑ１８のゲートに伝
えられる。一方、残り２ビツトのワード線選択用
のアドレス信号に従つて、第２のアドレスデコー
ダ部によつて４通りのワード線選択タイミング信
号φx００〜φx１１が形成され上記伝送ゲート
MOSFETQ１５〜Ｑ１８を通してそれぞれワー
ド線WL１〜WL４に伝えられる。このようにす
ることによつて、上記第１のアドレスデコーダ部
を構成するノアゲート回路NOR等のピツチとワ
ード線のピツチとを合わせることができる。
また、上記各ワード線WL１〜WL４と回路の
接地電位との間には、非選択時のワード線の浮き
上がりを防止するためのMOSFETQ１９〜Ｑ２
２が設けられる。すなわち、交差配置されるデー
タ線等とのカツプリング等により非選択のワード
線が浮き上がるので、上記第１のアドレスデコー
ダ部の出力信号を受けるMOSFETQ２３を介し
て上記MOSFETQ１９〜Ｑ２２のゲートにワー
ド線選択タイミングにロウレベルとなるタイミン
グ信号φWLTを供給するものである。これによ
り、アドレスデコーダ出力信号がハイレベル（選
択状態）ならば、上記MOSFETQ２３がオン状
態となつているので、上記タイミング信号
φWLTのロウレベルとともにMOSFETQ１９〜
Ｑ２２がオフ状態になる。一方、上記アドレスデ
コーダ出力信号がロウレベル（非選択状態）なら
ば、上記MOSFETQ２３がオフ状態となつて、
タイミング信号φWLTのロウレベルにかかわら
ずオン状態を維持するものである。これらの
MOSFETQ１９〜Ｑ２２のオン状態によつて非
選択ワード線の浮き上がりを防止する。
接地電位との間には、非選択時のワード線の浮き
上がりを防止するためのMOSFETQ１９〜Ｑ２
２が設けられる。すなわち、交差配置されるデー
タ線等とのカツプリング等により非選択のワード
線が浮き上がるので、上記第１のアドレスデコー
ダ部の出力信号を受けるMOSFETQ２３を介し
て上記MOSFETQ１９〜Ｑ２２のゲートにワー
ド線選択タイミングにロウレベルとなるタイミン
グ信号φWLTを供給するものである。これによ
り、アドレスデコーダ出力信号がハイレベル（選
択状態）ならば、上記MOSFETQ２３がオン状
態となつているので、上記タイミング信号
φWLTのロウレベルとともにMOSFETQ１９〜
Ｑ２２がオフ状態になる。一方、上記アドレスデ
コーダ出力信号がロウレベル（非選択状態）なら
ば、上記MOSFETQ２３がオフ状態となつて、
タイミング信号φWLTのロウレベルにかかわら
ずオン状態を維持するものである。これらの
MOSFETQ１９〜Ｑ２２のオン状態によつて非
選択ワード線の浮き上がりを防止する。
ところで、半導体技術の進展により、半導体基
板上に形成される素子、配線が微細化される。こ
の場合、配線に着目するとその厚さは段差切れを
防止するために薄くできない反面、配線幅は増々
狭くなる傾向にある。したがつて、1Mビツトの
ようなダイナミツク型RAMを考える場合、配線
の厚みより、幅の方が小さくなるとともに、配線
の間隔も増々狭くなるので、平行に走つているワ
ード線間の寄生容量が無視できなくなる。したが
つて、上記のように４本のうち１本のワード線を
選択状態として、他の残りの３本をフローテイン
グ状態のロウレベルとしたのでは、上記寄生容量
によるカツプリングによつて非選択のワード線が
浮き上がつてしまうという新な問題が生じること
が本願発明者によつて見い出されたのである。
板上に形成される素子、配線が微細化される。こ
の場合、配線に着目するとその厚さは段差切れを
防止するために薄くできない反面、配線幅は増々
狭くなる傾向にある。したがつて、1Mビツトの
ようなダイナミツク型RAMを考える場合、配線
の厚みより、幅の方が小さくなるとともに、配線
の間隔も増々狭くなるので、平行に走つているワ
ード線間の寄生容量が無視できなくなる。したが
つて、上記のように４本のうち１本のワード線を
選択状態として、他の残りの３本をフローテイン
グ状態のロウレベルとしたのでは、上記寄生容量
によるカツプリングによつて非選択のワード線が
浮き上がつてしまうという新な問題が生じること
が本願発明者によつて見い出されたのである。
そこで、各ワード線にラツチ形態のMOSFET
を設けることが考えられるが、１つのワード線に
２個のMOSFETが必要となつて素子数が大幅に
増大する。
を設けることが考えられるが、１つのワード線に
２個のMOSFETが必要となつて素子数が大幅に
増大する。
この発明の目的は、素子数を増加させることな
く、ワード線間のカツプリングによる非選択ワー
ド線の浮き上がりを防止した半導体記憶装置を提
供することにある。
く、ワード線間のカツプリングによる非選択ワー
ド線の浮き上がりを防止した半導体記憶装置を提
供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、互いに隣接するアドレスデコーダ
回路の出力信号によつて選択されるワード線を交
互に配置することによつて、選択されたワード線
に隣接するワード線が隣接するアドレスデコーダ
回路の出力信号により常に非選択状態としてその
浮き上がりを防止するものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、互いに隣接するアドレスデコーダ
回路の出力信号によつて選択されるワード線を交
互に配置することによつて、選択されたワード線
に隣接するワード線が隣接するアドレスデコーダ
回路の出力信号により常に非選択状態としてその
浮き上がりを防止するものである。
第２図には、この発明の一実施例の回路図が示
されている。
されている。
同図に示した実施例回路では、ｎチヤンネル
MOSFETを代表とするIGFET（Insulated Gate
Field Effect Transistor）を例にして説明する。
MOSFETを代表とするIGFET（Insulated Gate
Field Effect Transistor）を例にして説明する。
１ビツトのメモリセルMCは、その代表として
示されているように情報記憶キヤパシタCsとア
ドレス選択用MOSFETQmとからなり、論理
“１”，“０”の情報はキヤパシタCsに電荷が有る
か無いかの形で記憶される。
示されているように情報記憶キヤパシタCsとア
ドレス選択用MOSFETQmとからなり、論理
“１”，“０”の情報はキヤパシタCsに電荷が有る
か無いかの形で記憶される。
情報の読み出しは、MOSFETQmをオン状態
にしてキヤパシタCsを共通のデータ線DLにつな
ぎ、データ線DLの電位がキヤパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかを
センスすることによつて行われる。
にしてキヤパシタCsを共通のデータ線DLにつな
ぎ、データ線DLの電位がキヤパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかを
センスすることによつて行われる。
メモリセルMCを小さく形成し、かつ共通のデ
ータ線DLに多くのメモリセルをつないで高集積
大容量のメモリマトリツクスにしてあるため、上
記キヤパシタCsと、共通データ線DLの浮遊容量
Coとの関係は、Cs／Coの比が非常に小さな値に
なる。したがつて、上記キヤパシタCsに蓄積さ
れた電荷量によるデータ線DLの電位変化は、非
常に微少な信号となつている。
ータ線DLに多くのメモリセルをつないで高集積
大容量のメモリマトリツクスにしてあるため、上
記キヤパシタCsと、共通データ線DLの浮遊容量
Coとの関係は、Cs／Coの比が非常に小さな値に
なる。したがつて、上記キヤパシタCsに蓄積さ
れた電荷量によるデータ線DLの電位変化は、非
常に微少な信号となつている。
このような微少な信号を検出するための基準と
してダミーセルDCが設けられている。このダミ
ーセルDCは、そのキヤパシタCdの容量値がメモ
リセルMCのキヤパシタCsのほぼ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設
計定数で作られている。キヤパシタCdは、アド
レツシングに先立つて、MOSFETQd′によつて
接地電位に充電される。
してダミーセルDCが設けられている。このダミ
ーセルDCは、そのキヤパシタCdの容量値がメモ
リセルMCのキヤパシタCsのほぼ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設
計定数で作られている。キヤパシタCdは、アド
レツシングに先立つて、MOSFETQd′によつて
接地電位に充電される。
上記のように、キヤパシタCdは、キヤパシタ
Csの約半分の容量値に設定されているので、メ
モリセルMCからの読み出し信号のほぼ半分に等
しい基準電圧を形成することになる。
Csの約半分の容量値に設定されているので、メ
モリセルMCからの読み出し信号のほぼ半分に等
しい基準電圧を形成することになる。
センスアンプSAは、上記アドレツシングによ
り生じるこのような電位変化の差を、タイミング
信号（ケンスアンプ制御信号）φpa１，φpa２で
決まるセンス期間に拡大するセンスアンプであり
（その動作は後述する）、１対の平行に配置された
相補データ線DL，にその入出力ノードが結合
されている。相補データ線DL，に結合される
メモリセルの数は、検出精度を上げるため等しく
され、DL，のそれぞれに１個ずつのダミーセ
ルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補対データ線の一方
との間に結合される。各ワード線WLは双方のデ
ータ線対と交差しているので、ワード線WLに生
じる雑音成分が静電結合によりデータ線にのつて
も、その雑音成分が双方のデータ線対DL，に
等しく現れ、差動型のセンスアンプSAによつて
相殺される。
り生じるこのような電位変化の差を、タイミング
信号（ケンスアンプ制御信号）φpa１，φpa２で
決まるセンス期間に拡大するセンスアンプであり
（その動作は後述する）、１対の平行に配置された
相補データ線DL，にその入出力ノードが結合
されている。相補データ線DL，に結合される
メモリセルの数は、検出精度を上げるため等しく
され、DL，のそれぞれに１個ずつのダミーセ
ルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補対データ線の一方
との間に結合される。各ワード線WLは双方のデ
ータ線対と交差しているので、ワード線WLに生
じる雑音成分が静電結合によりデータ線にのつて
も、その雑音成分が双方のデータ線対DL，に
等しく現れ、差動型のセンスアンプSAによつて
相殺される。
上記アドレツシングにおいて、相補データ線対
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。
上記センスアンプSAは、一対の交差結線され
たMOSFETQ１，Ｑ２を有し、これらの正帰還
作用により、相補データ線DL，に現れた微少
な信号を差動的に増幅する。この正帰還動作は、
２段回に分けておこなわれ比較的小さいコンダク
タンス特性にされたMOSFETQ７が比較的早い
タイミング信号φpa１によつて導通し始めると同
時に開始され、アドレツシングによつて相補デー
タ線DL，に与えられた電位差に基づき高い方
のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降してい
く。この時、上記電圧差がある程度大きくなつた
タイミングで比較的大きいコンダクタンス特性に
されたMOSFETQ８がタイミング信号φpa２に
よつて導通するので、上記低い方のデータ線電位
が急速に低下する。このように２段階にわけてセ
ンスアンプSAの動作を行わせることによつて、
上記高い方の電位落ち込みを防止する。こうして
低い方の電位が交差結合MOSFETのしきい値電
圧以下に低下したとき正帰還動作が終了し、高い
方の電位の下降は電源電圧Vccより低く上記しき
い値電圧より高い電位に留まるとともに、低い方
の電位は最終的に接地電位（0V）に到達する。
たMOSFETQ１，Ｑ２を有し、これらの正帰還
作用により、相補データ線DL，に現れた微少
な信号を差動的に増幅する。この正帰還動作は、
２段回に分けておこなわれ比較的小さいコンダク
タンス特性にされたMOSFETQ７が比較的早い
タイミング信号φpa１によつて導通し始めると同
時に開始され、アドレツシングによつて相補デー
タ線DL，に与えられた電位差に基づき高い方
のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降してい
く。この時、上記電圧差がある程度大きくなつた
タイミングで比較的大きいコンダクタンス特性に
されたMOSFETQ８がタイミング信号φpa２に
よつて導通するので、上記低い方のデータ線電位
が急速に低下する。このように２段階にわけてセ
ンスアンプSAの動作を行わせることによつて、
上記高い方の電位落ち込みを防止する。こうして
低い方の電位が交差結合MOSFETのしきい値電
圧以下に低下したとき正帰還動作が終了し、高い
方の電位の下降は電源電圧Vccより低く上記しき
い値電圧より高い電位に留まるとともに、低い方
の電位は最終的に接地電位（0V）に到達する。
上記のアドレツシングの際、一旦破壊されかか
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。しかしながら、前述のようにハイレベルが電
源電圧Vccに対して一定以上落ち込むと、何回か
の読み出し、再書込みを繰り返しているうちに論
理“０”として読み取られるところの誤動作が生
じる。この誤動作を防ぐために設けられるのがア
クテイブリストア回路ARである。このアクテイ
ブリストア回路ARは、ロウレベルの信号に対し
て何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Vccの電位にブートストする働きが
ある。
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。しかしながら、前述のようにハイレベルが電
源電圧Vccに対して一定以上落ち込むと、何回か
の読み出し、再書込みを繰り返しているうちに論
理“０”として読み取られるところの誤動作が生
じる。この誤動作を防ぐために設けられるのがア
クテイブリストア回路ARである。このアクテイ
ブリストア回路ARは、ロウレベルの信号に対し
て何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Vccの電位にブートストする働きが
ある。
同図において代表として示されているデータ線
対DL，は、カラムスイツチCWを構成する
MOSFETQ３，Ｑ４を介してコモン相補データ
線対CDL，に接続される。他の代表として
示されているデータ線対についても同様な
MOSFETQ５，Ｑ６を介してコモン相補データ
線対CDL，に接続される。このコモン相補
データ線対CDL，には、出力アンプを含む
データ出力バツフアDOBの入力端子とデータ入
力バツフアDIBの出力端子に接続される。
対DL，は、カラムスイツチCWを構成する
MOSFETQ３，Ｑ４を介してコモン相補データ
線対CDL，に接続される。他の代表として
示されているデータ線対についても同様な
MOSFETQ５，Ｑ６を介してコモン相補データ
線対CDL，に接続される。このコモン相補
データ線対CDL，には、出力アンプを含む
データ出力バツフアDOBの入力端子とデータ入
力バツフアDIBの出力端子に接続される。
ロウデコーダ及びカラムデコーダRC−DCR
は、アドレスバツフアADBで形成された内部相
補アドレス信号を受けて、１本のワード線及びダ
ミーワード線並びにカラムスイツチ選択信号を形
成してメモリセル及びダミーセルのアドレツシン
グを行う。すなわち、ロウアドレスストローブ信
号により形成されたタイミング信号φarに同
期して外部アドレス信号AX０〜AXiをアドレス
バツフアADBに取込み、ロウデコーダＲ−DCR
に伝えるとともに、ワード線選択タイミング信号
φxにより所定のワード線及びダミーワード線選
択動作を行う。そして、カラムアドレスストロー
ブ信号により形成されたタイミング信号φac
に同期して外部アドレス信号AY０〜AYiをアド
レスバツフアADBに取込み、カラムデコーダＣ
−DCRに伝えるとともに、データ線選択タイミ
ング信号φyによりデータ線の選択動作を行う。
は、アドレスバツフアADBで形成された内部相
補アドレス信号を受けて、１本のワード線及びダ
ミーワード線並びにカラムスイツチ選択信号を形
成してメモリセル及びダミーセルのアドレツシン
グを行う。すなわち、ロウアドレスストローブ信
号により形成されたタイミング信号φarに同
期して外部アドレス信号AX０〜AXiをアドレス
バツフアADBに取込み、ロウデコーダＲ−DCR
に伝えるとともに、ワード線選択タイミング信号
φxにより所定のワード線及びダミーワード線選
択動作を行う。そして、カラムアドレスストロー
ブ信号により形成されたタイミング信号φac
に同期して外部アドレス信号AY０〜AYiをアド
レスバツフアADBに取込み、カラムデコーダＣ
−DCRに伝えるとともに、データ線選択タイミ
ング信号φyによりデータ線の選択動作を行う。
タイミング制御回路TCは、外部から供給され
たアドレスストローブ信号，と、ライ
トイネーブル信号とを受け、上記代表として
示されたタイミング信号の他各種タイミング信号
を形成する。
たアドレスストローブ信号，と、ライ
トイネーブル信号とを受け、上記代表として
示されたタイミング信号の他各種タイミング信号
を形成する。
リフレツシユ制御回路REFCは、特に制限され
ないが、タイマー回路と、内部ロウアドレス信号
ax０〜axiを形成するカウンタ回路とを内蔵して
おり、外部端子から供給されるリフレツシユ信号
REFにより起動される。
ないが、タイマー回路と、内部ロウアドレス信号
ax０〜axiを形成するカウンタ回路とを内蔵して
おり、外部端子から供給されるリフレツシユ信号
REFにより起動される。
例えば、リフレツシユ信号を一定時間以
上ロウレベルにしつづけると上記タイマー回路が
作動して、内蔵の発振回路（図示せず）により形
成されたタイミング信号φに従つてカウンタ回路
を歩進させて内部アドレス信号を連続的に切り換
えて発生させる。この発振回路は、特に制限され
ないが、基板バイアス電圧発生回路（図示せず）
を構成するための発振回路を共用することが便利
である。
上ロウレベルにしつづけると上記タイマー回路が
作動して、内蔵の発振回路（図示せず）により形
成されたタイミング信号φに従つてカウンタ回路
を歩進させて内部アドレス信号を連続的に切り換
えて発生させる。この発振回路は、特に制限され
ないが、基板バイアス電圧発生回路（図示せず）
を構成するための発振回路を共用することが便利
である。
一方、上記リフレツシユ信号として比較
的短い時間だけロウレベルにすると上記タイマー
回路が作動せず、このリフレツシユ信号に
従つて上記カウンタ回路を歩進させる。このよう
な自動リフレツシユ回路は、前記文献によつて公
知であるので、その詳細な説明を省略する。な
お、上記リフレツシユ信号をロウレベルに
すると、マルチプレクサMPXは、リフレツシユ
制御回路REFC側に切り換えられ、上記内部アド
レス信号ax０〜axiをロウアドレスデコーダに伝
える。
的短い時間だけロウレベルにすると上記タイマー
回路が作動せず、このリフレツシユ信号に
従つて上記カウンタ回路を歩進させる。このよう
な自動リフレツシユ回路は、前記文献によつて公
知であるので、その詳細な説明を省略する。な
お、上記リフレツシユ信号をロウレベルに
すると、マルチプレクサMPXは、リフレツシユ
制御回路REFC側に切り換えられ、上記内部アド
レス信号ax０〜axiをロウアドレスデコーダに伝
える。
第３図には、上記第２図におけるロウデコーダ
回路Ｒ−DCRの一実施例の回路図が示されてい
る。同図には、代表として２つのアドレスデコー
ダ部が示されている。
回路Ｒ−DCRの一実施例の回路図が示されてい
る。同図には、代表として２つのアドレスデコー
ダ部が示されている。
この実施例では、代表して示された第１の２つ
のアドレスデコーダ部（ノアゲートNOR１，
NOR２）は、それぞれ４本のワード線WL１〜
WL４，WL５〜WL８を同時に選択するアドレ
スデコーダ出力信号を形成する。これらのアドレ
スデコーダ出力信号は、そのゲートに電源電圧
Vccが定常的に印加されたカツトMOSFETQ１
１〜Ｑ１４，Ｑ３１〜Ｑ３４を介してそれぞれ伝
送ゲートMOSFETQ１５〜Ｑ１８，Ｑ３５〜Ｑ
３８のゲートに伝えられる。一方、残り２ビツト
のワード線選択用のアドレス信号に従つて、第２
のアドレスデコーダ部によつて４通りのワード線
選択タイミング信号φx００〜φx１１が形成され
上記伝送ゲートMOSFETQ１５〜Ｑ１８，Ｑ３
５〜Ｑ３８を通してそれぞれワード線WL１〜
WL４，WL５〜WL８に伝えられる。このよう
にすることによつて、上記第１のアドレスデコー
ダ部を構成するノアゲート回路NOR等のピツチ
とワード線のピツチとを合わせることができる。
のアドレスデコーダ部（ノアゲートNOR１，
NOR２）は、それぞれ４本のワード線WL１〜
WL４，WL５〜WL８を同時に選択するアドレ
スデコーダ出力信号を形成する。これらのアドレ
スデコーダ出力信号は、そのゲートに電源電圧
Vccが定常的に印加されたカツトMOSFETQ１
１〜Ｑ１４，Ｑ３１〜Ｑ３４を介してそれぞれ伝
送ゲートMOSFETQ１５〜Ｑ１８，Ｑ３５〜Ｑ
３８のゲートに伝えられる。一方、残り２ビツト
のワード線選択用のアドレス信号に従つて、第２
のアドレスデコーダ部によつて４通りのワード線
選択タイミング信号φx００〜φx１１が形成され
上記伝送ゲートMOSFETQ１５〜Ｑ１８，Ｑ３
５〜Ｑ３８を通してそれぞれワード線WL１〜
WL４，WL５〜WL８に伝えられる。このよう
にすることによつて、上記第１のアドレスデコー
ダ部を構成するノアゲート回路NOR等のピツチ
とワード線のピツチとを合わせることができる。
また、上記各ワード線WL１〜WL４，WL５
〜WL８と回路の接地電位との間には、非選択時
のワード線の浮き上がりを防止するための
MOSFETQ１９〜Ｑ２２，Ｑ３９〜４２それぞ
れが設けられる。すなわち、交差配置されるデー
タ線等とのカツプリング等により非選択のワード
線が浮き上がるので、上記第１のアドレスデコー
ダ部の出力信号を受けるMOSFETQ２３を介し
て上記MOSFETQ１９〜Ｑ２２のゲートに所定
のタイミング信号φWLTを提供するものである。
これらのMOSFETQ１９〜Ｑ２２，Ｑ３９〜Ｑ
４２のオン状態によつて非選択ワード線の浮き上
がりを防止する。
〜WL８と回路の接地電位との間には、非選択時
のワード線の浮き上がりを防止するための
MOSFETQ１９〜Ｑ２２，Ｑ３９〜４２それぞ
れが設けられる。すなわち、交差配置されるデー
タ線等とのカツプリング等により非選択のワード
線が浮き上がるので、上記第１のアドレスデコー
ダ部の出力信号を受けるMOSFETQ２３を介し
て上記MOSFETQ１９〜Ｑ２２のゲートに所定
のタイミング信号φWLTを提供するものである。
これらのMOSFETQ１９〜Ｑ２２，Ｑ３９〜Ｑ
４２のオン状態によつて非選択ワード線の浮き上
がりを防止する。
また、アドレスデコーダ部NOR１（又はNOR
２）のように同じ出力に結合され、上記ワード線
選択タイミング信号φx００〜φx１１によつて１
つのワード線が選択される時、残りの３つのワー
ド線のうち隣りの非選択ワード線が浮き上がつて
しまうのを防止するため、隣接するアドレスデコ
ーダ部NOR２（又はNOR１）の非選択信号によ
つて上述のように接地電位が与えられるワード線
を交互に配置するものである。すなわち、ワード
線は、WL１，WL５，WL２，WL６，…のよう
に隣接するアドレスデコーダ部に結合されるワー
ド線を交互に配置するものである。
２）のように同じ出力に結合され、上記ワード線
選択タイミング信号φx００〜φx１１によつて１
つのワード線が選択される時、残りの３つのワー
ド線のうち隣りの非選択ワード線が浮き上がつて
しまうのを防止するため、隣接するアドレスデコ
ーダ部NOR２（又はNOR１）の非選択信号によ
つて上述のように接地電位が与えられるワード線
を交互に配置するものである。すなわち、ワード
線は、WL１，WL５，WL２，WL６，…のよう
に隣接するアドレスデコーダ部に結合されるワー
ド線を交互に配置するものである。
これにより、例えば、アドレスデコーダ部
NOR１の出力信号がハイレベルの選択信号を出
力するとき、ワード線選択タイミング信号φx０
０〜φx１１のハイレベルによつてワード線WL１
〜WL４のうちいずれか１つのワード線がハイレ
ベルの選択状態にされ、残り３つのワード線がフ
ローテイング状態でのロウレベルとなつて非選択
状態にされる。このとき、隣りのアドレスデコー
ダ部NOR２の出力信号がロウレベルになつて、
上述のようにMOSFETQ３９〜Ｑ４２がオン状
態となつてワード線WL５〜WL８を接地電位の
ロウレベルにする。したがつて、上記アドレスデ
コーダ部NOR１の出力信号によつて選択される
ワード線の隣の非選択ワード線は必ず他のアドレ
スデコーダ部NOR２の出力信号によつて接地電
位にラツチされているから、ワード線間の寄生容
量によるカツプリングにより浮き上がることはな
い。
NOR１の出力信号がハイレベルの選択信号を出
力するとき、ワード線選択タイミング信号φx０
０〜φx１１のハイレベルによつてワード線WL１
〜WL４のうちいずれか１つのワード線がハイレ
ベルの選択状態にされ、残り３つのワード線がフ
ローテイング状態でのロウレベルとなつて非選択
状態にされる。このとき、隣りのアドレスデコー
ダ部NOR２の出力信号がロウレベルになつて、
上述のようにMOSFETQ３９〜Ｑ４２がオン状
態となつてワード線WL５〜WL８を接地電位の
ロウレベルにする。したがつて、上記アドレスデ
コーダ部NOR１の出力信号によつて選択される
ワード線の隣の非選択ワード線は必ず他のアドレ
スデコーダ部NOR２の出力信号によつて接地電
位にラツチされているから、ワード線間の寄生容
量によるカツプリングにより浮き上がることはな
い。
(1) ワード線の配置を隣接する２組のアドレスデ
コーダ部に結合されるワード線を交互に配置す
ることにより、選択状態にされるワード線の隣
のワード線は、常にその非選択出力信号によつ
てオン状態となるMOSFETによつて接地電位
に固定される。したがつて、ワード線間の寄生
容量によるカツプリングにより非選択ワード線
が浮き上がることを確実に防止することができ
るという効果が得られる。
コーダ部に結合されるワード線を交互に配置す
ることにより、選択状態にされるワード線の隣
のワード線は、常にその非選択出力信号によつ
てオン状態となるMOSFETによつて接地電位
に固定される。したがつて、ワード線間の寄生
容量によるカツプリングにより非選択ワード線
が浮き上がることを確実に防止することができ
るという効果が得られる。
(2) 上記非選択ワード線の浮き上がりを防止する
ための手段は、１個のMOSFETにより構成で
きることによつて、回路素子数の増加を防止で
きるという効果が得られる。
ための手段は、１個のMOSFETにより構成で
きることによつて、回路素子数の増加を防止で
きるという効果が得られる。
(3) ワード線間の容量結合による非選択ワード線
の浮き上がりの防止は、単にワード線のレイア
ウトを変更するだけであるので、極めて簡単に
実施することができるという効果が得られる。
の浮き上がりの防止は、単にワード線のレイア
ウトを変更するだけであるので、極めて簡単に
実施することができるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、リフレツシユ回路は、省略するも
のであつてもよい。また、ダイナミツク型RAM
を構成する他の回路は、種々の実施形態を採るこ
とができるものである。また、アドレスデコーダ
部をそれぞれ構成する上記ノアゲートNOR１と
NOR２は、互いに隣接していなくてもよい。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、リフレツシユ回路は、省略するも
のであつてもよい。また、ダイナミツク型RAM
を構成する他の回路は、種々の実施形態を採るこ
とができるものである。また、アドレスデコーダ
部をそれぞれ構成する上記ノアゲートNOR１と
NOR２は、互いに隣接していなくてもよい。
以上の説明では主として本願発明者によつてな
された発明をその背景となつた利用分野であるダ
イナミツク型RAMに適用した場合について説明
したが、これに限定されるものではなく、前記同
様なワード線の選択を行う半導体記憶装置に広く
利用できるものである。
された発明をその背景となつた利用分野であるダ
イナミツク型RAMに適用した場合について説明
したが、これに限定されるものではなく、前記同
様なワード線の選択を行う半導体記憶装置に広く
利用できるものである。
第１図は、この発明に先立つて開発されたアド
レスデコーダ回路の一例を示す回路図、第２図
は、この発明の一実施例を示すダイナミツク型
RAMのブロツク図、第３図は、第２図のロウア
ドレスデコーダＲ−DCRの具体的一実施例を示
す回路図である。 MC……メモリセル、DC……ダミーセル、CW
……カラムスイツチ、SA……センスアンプ、
AR……アクテイブリストア回路、RC−DCR…
…ロウ／カラムデコーダ、ADB……アドレスバ
ツフア、DOB……データ信号バツフア、DIB…
…データ入力バツフア、TC……タイミング制御
回路、MPX……マルチプレクサ、REFC……リ
フレツシユ制御回路。
レスデコーダ回路の一例を示す回路図、第２図
は、この発明の一実施例を示すダイナミツク型
RAMのブロツク図、第３図は、第２図のロウア
ドレスデコーダＲ−DCRの具体的一実施例を示
す回路図である。 MC……メモリセル、DC……ダミーセル、CW
……カラムスイツチ、SA……センスアンプ、
AR……アクテイブリストア回路、RC−DCR…
…ロウ／カラムデコーダ、ADB……アドレスバ
ツフア、DOB……データ信号バツフア、DIB…
…データ入力バツフア、TC……タイミング制御
回路、MPX……マルチプレクサ、REFC……リ
フレツシユ制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線の選択信号を形成する第１ア
ドレスデコーダ回路と、他の複数のワード線の選
択信号を形成する第２アドレスデコーダ回路と、
ワード線選択タイミング信号線と上記ワード線を
電気的に接続する、複数の伝送ゲートMOSFET
と、上記第１、第２アドレスデコーダ回路の出力
が上記伝送ゲートMOSFETのゲートに印加され
るとともに、上記各ワード線と回路の接地電位点
との間にそれぞれ１つのMOSFETを設け、上記
第１アドレスデコーダ回路の出力により選択され
る対象のワード線と上記第２アドレスデコーダ回
路の出力により選択される対象のワード線を交互
に配置する構成とし、上記第１アドレスデコーダ
回路の出力によりワード線を選択したとき、上記
第２アドレスデコーダ回路の出力に基づいて、選
択されないワード線に接続された上記MOSFET
をオンにして該選択されないワード線は回路の接
地電位に固定されることを特徴とする半導体記憶
装置。 ２ 上記ワード線には、情報記憶用キヤパシタと
アドレス選択用MOSFETとからなるメモリセル
のうち、アドレス選択用MOSFETのゲートが接
続されるものであることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118342A JPS6013395A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118342A JPS6013395A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6013395A JPS6013395A (ja) | 1985-01-23 |
| JPH0419634B2 true JPH0419634B2 (ja) | 1992-03-31 |
Family
ID=14734304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118342A Granted JPS6013395A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013395A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
-
1983
- 1983-07-01 JP JP58118342A patent/JPS6013395A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6013395A (ja) | 1985-01-23 |
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