JPS60134343A - 除算方式 - Google Patents
除算方式Info
- Publication number
- JPS60134343A JPS60134343A JP24286183A JP24286183A JPS60134343A JP S60134343 A JPS60134343 A JP S60134343A JP 24286183 A JP24286183 A JP 24286183A JP 24286183 A JP24286183 A JP 24286183A JP S60134343 A JPS60134343 A JP S60134343A
- Authority
- JP
- Japan
- Prior art keywords
- quotient
- register
- value
- divisor
- multiple value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ル桁（ｔＬはル≧２なる整数）の商予測テー
ブルを用いたγ進数（γは整数）の除算方式に関する。
ブルを用いたγ進数（γは整数）の除算方式に関する。
従来よシ、２進数除算の場合には商予測テーブルを用い
ることによシ演算の萬速化を図っている〇２進化１０進
数除算においても、商予測テーブルを用いる方式が提案
されている。
ることによシ演算の萬速化を図っている〇２進化１０進
数除算においても、商予測テーブルを用いる方式が提案
されている。
第１図は商予測テーブルを用い、２進化１０進数で表わ
される商を１桁ずつめる除算方式のブロック図である。
される商を１桁ずつめる除算方式のブロック図である。
第１図において、被除数レジスタ１と除数レジスタ３の
各位は、除数の倍数値レジスタ７の選択された値ととも
に１０進加減真器８に入力される。一方、被除数レジス
タｌと除数レジスタ３の各上位ビットからなるビット列
は商予測テーブル４に入力され、予測された商は予測商
レジスタ５に格納され、商決定回路１１によシ決定され
た商が商レジスタ２に格納される。商予測テーブル４は
、被除数の値と除数の値の組み合わせによシ決定される
２進化１０進数１桁の予測商、つまシ正しい商に等しい
値か、あるいはその値よシ１だけ大きい値を記憶してい
る。ここで、実際に被除数から除数の倍数値を減算して
桁上シが生ずれば正しい商に等しい値であシ、桁上ｌ）
が生じなければ引き過ぎであることが判る。引き過ぎの
場合には、１倍数だけ足し戻してやる。
各位は、除数の倍数値レジスタ７の選択された値ととも
に１０進加減真器８に入力される。一方、被除数レジス
タｌと除数レジスタ３の各上位ビットからなるビット列
は商予測テーブル４に入力され、予測された商は予測商
レジスタ５に格納され、商決定回路１１によシ決定され
た商が商レジスタ２に格納される。商予測テーブル４は
、被除数の値と除数の値の組み合わせによシ決定される
２進化１０進数１桁の予測商、つまシ正しい商に等しい
値か、あるいはその値よシ１だけ大きい値を記憶してい
る。ここで、実際に被除数から除数の倍数値を減算して
桁上シが生ずれば正しい商に等しい値であシ、桁上ｌ）
が生じなければ引き過ぎであることが判る。引き過ぎの
場合には、１倍数だけ足し戻してやる。
以下、第１図の動作を詳細に説明する。演算に先立って
、予め除数レジスタ３中の除数の倍数値（２倍数から９
倍数）を倍数値レジスタ７に格納しておく。さて、被除
数レジスタｌの値と除数レジスタ３の値から２進化１０
進数１桁の商をめるには、先ず被除数レジスフ１中の被
除数の上位数ビットと除数レジスタ３中の除数の上位数
ビットから作成されるビット列をアドレスとして、商予
測テーブル４から２進化１０進数１桁（４ピツト）の予
測商を読み出し、予測商レジスタ５に格納する。次に請
求めた予測商４ビツトを予測商変換回路９によシ、倍数
値レジスタ７の選択信号（３ビツト）に変換し、それに
よって選択されたレジスタ７に格納されている除数の倍
数値を１０進加減算器８に入力し、被除数レジスタ１に
記憶されている被除数の値から減算する。結果が負にな
らずに減算できた場合には、１０進加減算器８の出力、
つまシ中間剰余を被除数レジスタ１に転送し格納する。
、予め除数レジスタ３中の除数の倍数値（２倍数から９
倍数）を倍数値レジスタ７に格納しておく。さて、被除
数レジスタｌの値と除数レジスタ３の値から２進化１０
進数１桁の商をめるには、先ず被除数レジスフ１中の被
除数の上位数ビットと除数レジスタ３中の除数の上位数
ビットから作成されるビット列をアドレスとして、商予
測テーブル４から２進化１０進数１桁（４ピツト）の予
測商を読み出し、予測商レジスタ５に格納する。次に請
求めた予測商４ビツトを予測商変換回路９によシ、倍数
値レジスタ７の選択信号（３ビツト）に変換し、それに
よって選択されたレジスタ７に格納されている除数の倍
数値を１０進加減算器８に入力し、被除数レジスタ１に
記憶されている被除数の値から減算する。結果が負にな
らずに減算できた場合には、１０進加減算器８の出力、
つまシ中間剰余を被除数レジスタ１に転送し格納する。
同時に、量決定回路１１によシ予測商レジスタ５の内容
をそのまま商レジスタ２に転送して格納する。商と中間
剰余を格納した後、被除数レジスタ１と閤レジスタ２を
２進化１０進数１桁分だけ左方向にシフトする。
をそのまま商レジスタ２に転送して格納する。商と中間
剰余を格納した後、被除数レジスタ１と閤レジスタ２を
２進化１０進数１桁分だけ左方向にシフトする。
一方、上記減算において結果が負になった場合、つまり
引き過ぎた場合は、１０進加減算器８の出力を被除数レ
ジス、り１に転送して格納した後、さらにその値を１０
進加減算器８に入力して除数レジスタ３中の除数の値（
１倍数）を加算し、この結果を中間剰余として被除数レ
ジスタ１に転送し格納する。同時に、量決定回路１１の
一１回路６により予測間レジスタ５の内容から１を減じ
た値をセレクタ１０で選択して圏レジスタ２に転送して
格納する。これによって、中間剰余として引き過ぎた値
（除数の１倍数）を足し戻しそ、同時に商を正しい値に
修正することができる。中間剰争と商を格納した後は、
被除数レジスタ１と商レジスタ２を２進化１０進数１桁
分だけ左にシフトする。
引き過ぎた場合は、１０進加減算器８の出力を被除数レ
ジス、り１に転送して格納した後、さらにその値を１０
進加減算器８に入力して除数レジスタ３中の除数の値（
１倍数）を加算し、この結果を中間剰余として被除数レ
ジスタ１に転送し格納する。同時に、量決定回路１１の
一１回路６により予測間レジスタ５の内容から１を減じ
た値をセレクタ１０で選択して圏レジスタ２に転送して
格納する。これによって、中間剰余として引き過ぎた値
（除数の１倍数）を足し戻しそ、同時に商を正しい値に
修正することができる。中間剰争と商を格納した後は、
被除数レジスタ１と商レジスタ２を２進化１０進数１桁
分だけ左にシフトする。
以後、上記動作を必要な回数だけ縁シ返して２進化１０
進数で表わされた商を１桁ずつ問レジスタ２に格納して
いく。
進数で表わされた商を１桁ずつ問レジスタ２に格納して
いく。
第２図は商予測テーブル４でめた予測商４ビツトと変換
回路９によｐ得られる３ビツトの選択信号、及び、除数
の倍数値レジスタ７との関係を示したものである。
回路９によｐ得られる３ビツトの選択信号、及び、除数
の倍数値レジスタ７との関係を示したものである。
第１図は２進化１０進数で弄わされる閾を１桁ずつめる
例でちるが、よシ演算の高速化を図るため、商予測テー
ブルを用いて、一般にγ進数（γは整数）の商をル桁（
ｎはル〉２なる整数）ずつめることが要求される。
例でちるが、よシ演算の高速化を図るため、商予測テー
ブルを用いて、一般にγ進数（γは整数）の商をル桁（
ｎはル〉２なる整数）ずつめることが要求される。
第３図は商予測テーブルを用いて、２進化１０進数で表
わされる商を２桁ずつめる従来の除算方式のブロック図
でちる。第３図において、間予側テーブル４には、２進
化１０進数２桁からなる予測商が格納されている。この
商予測テーブル４から２進化１０進数２桁の予測間を読
み出すまでは、前述第１図と同じ手ノ１である。この続
出された２進化１０進数２桁の予測商を予測商レジスタ
５に格納する。次にめた予測商を予測＃３変換回路９に
よシ倍数値レジスタ７の選択信号に変換し、それによっ
て選択されたレジスタ７に格納されている除数の倍数値
を１０進加減算器８に入力し、被除数レジスタ１に記憶
されている被除数の値から減算する。倍数値レジスタ７
には予め、除数レジスタ３中の除数の倍数値（２倍数か
ら９９倍数）を格納しておく。
わされる商を２桁ずつめる従来の除算方式のブロック図
でちる。第３図において、間予側テーブル４には、２進
化１０進数２桁からなる予測商が格納されている。この
商予測テーブル４から２進化１０進数２桁の予測間を読
み出すまでは、前述第１図と同じ手ノ１である。この続
出された２進化１０進数２桁の予測商を予測商レジスタ
５に格納する。次にめた予測商を予測＃３変換回路９に
よシ倍数値レジスタ７の選択信号に変換し、それによっ
て選択されたレジスタ７に格納されている除数の倍数値
を１０進加減算器８に入力し、被除数レジスタ１に記憶
されている被除数の値から減算する。倍数値レジスタ７
には予め、除数レジスタ３中の除数の倍数値（２倍数か
ら９９倍数）を格納しておく。
以下、１０進加減算器８の出力の正負によって前述した
第１図の方式と同様の動作をおこなう。
第１図の方式と同様の動作をおこなう。
ただし、被除数レジスタ１と商レジスタ２は２進化１０
進数２桁分だけ左方向にシ゛フ卜する。このようにして
、２進化１０進数で表わされた曲を２桁ずつ商レジスタ
２に格納していく。
進数２桁分だけ左方向にシ゛フ卜する。このようにして
、２進化１０進数で表わされた曲を２桁ずつ商レジスタ
２に格納していく。
ところで、第３図の従来方式では、２進化１０進数２桁
の藺をめるためには、倍数値レジスタとして９８個のレ
ジスタ（２〜９９倍数に対応すネレジスタ）が必要で、
物理が太きくなシ、また、該倍数値レジスタに除数の倍
数値を予めセットするのに時間がか＼る欠点を有してい
る。そして、これは商予測テーブルを用いて、一般にγ
進数の商をル桁ずつめる場合、ルが大になるほど増大す
る。
の藺をめるためには、倍数値レジスタとして９８個のレ
ジスタ（２〜９９倍数に対応すネレジスタ）が必要で、
物理が太きくなシ、また、該倍数値レジスタに除数の倍
数値を予めセットするのに時間がか＼る欠点を有してい
る。そして、これは商予測テーブルを用いて、一般にγ
進数の商をル桁ずつめる場合、ルが大になるほど増大す
る。
本発明の目的は、商予測テーブルを用いてル桁（ｒＬは
ル≧２なる整数）ずつ商をめる場合、除数の倍数値レジ
スタの個数を１桁ずつ商をめる場合と同等にして、除算
の高速化と物量の節約を企った除算方式を提供すること
にある。
ル≧２なる整数）ずつ商をめる場合、除数の倍数値レジ
スタの個数を１桁ずつ商をめる場合と同等にして、除算
の高速化と物量の節約を企った除算方式を提供すること
にある。
本発明は、ル桁（ｒＬはル〉２なる整数）の予測商に対
し、予測商の１桁毎に倍数値レジスタを選択してル個の
倍数値を得て、（ル＋１）入力加減算器によシ被除数か
ら該ル個の倍数値を一度に減じることを特徴とする。
し、予測商の１桁毎に倍数値レジスタを選択してル個の
倍数値を得て、（ル＋１）入力加減算器によシ被除数か
ら該ル個の倍数値を一度に減じることを特徴とする。
第４図は商予測テーブルを用いて、２進化１０進数で辰
わされる商を２桁ずつめる本発明除算力感の一実施例の
ブロック図である。
わされる商を２桁ずつめる本発明除算力感の一実施例の
ブロック図である。
第４図において、演算に先立って、予め除数レジスタ３
中の除数の倍数値（２〜９倍数）が倍数値レジスタ７に
格納される。被除数レジスタ１と除数レジスタ３の各上
位ビットからなるピット列をアドレスとして、商予測テ
ーブル４がら２進化１０進数２桁（８ビツト）の予測商
を読出す。この読み出した２進化１０進数予測商の１０
の位の値（４ビツト）を予測商変換回路９−１にょシ、
倍数値レジスタ７の選択信号（３ビツト）に変換し、そ
れによって選択されたレジスタ７に格納されている除数
の倍数値（２倍数〜９倍数）を左方向へ４ビツトシフト
して１ｏ進加減算器８のｂに入力する。予測商の１０の
位の値が１のときは、 ゛−除数レジスタ３に格納され
ている除数の値を左へ４ビツトシフトした値（１０倍数
）を１０進加減算器８のｂに入力する。同じようにして
、読み出した２進化１０進数予測闇の１の位の値（４ビ
ツト）から変換回路９−２によって選択されたレジスタ
７に格納されている除数の倍数値を１０進加減算器８の
Ｃに入力する。予測商の１の位の値が１のときは、除数
レジスタ３の値をそのま＼１０進加減算器８のＣに入力
する。これらの動作と同時に、予測商テーブル４から読
み出した２桁の予測商を予測商レジスタ５−１．５−２
に格納しておく。
中の除数の倍数値（２〜９倍数）が倍数値レジスタ７に
格納される。被除数レジスタ１と除数レジスタ３の各上
位ビットからなるピット列をアドレスとして、商予測テ
ーブル４がら２進化１０進数２桁（８ビツト）の予測商
を読出す。この読み出した２進化１０進数予測商の１０
の位の値（４ビツト）を予測商変換回路９−１にょシ、
倍数値レジスタ７の選択信号（３ビツト）に変換し、そ
れによって選択されたレジスタ７に格納されている除数
の倍数値（２倍数〜９倍数）を左方向へ４ビツトシフト
して１ｏ進加減算器８のｂに入力する。予測商の１０の
位の値が１のときは、 ゛−除数レジスタ３に格納され
ている除数の値を左へ４ビツトシフトした値（１０倍数
）を１０進加減算器８のｂに入力する。同じようにして
、読み出した２進化１０進数予測闇の１の位の値（４ビ
ツト）から変換回路９−２によって選択されたレジスタ
７に格納されている除数の倍数値を１０進加減算器８の
Ｃに入力する。予測商の１の位の値が１のときは、除数
レジスタ３の値をそのま＼１０進加減算器８のＣに入力
する。これらの動作と同時に、予測商テーブル４から読
み出した２桁の予測商を予測商レジスタ５−１．５−２
に格納しておく。
次に、１０進加減算器８のａに入力される被除数・レジ
スタ１の被除数の値からす、ｃに入力された値を減する
。この時、結果が負に彦らずに減算できた場合には、１
０進加減算器８の出力、つまシ中間剰余を被除数レジス
タ１に転送し格納する。
スタ１の被除数の値からす、ｃに入力された値を減する
。この時、結果が負に彦らずに減算できた場合には、１
０進加減算器８の出力、つまシ中間剰余を被除数レジス
タ１に転送し格納する。
同時に、閤決定回路１１によシ予測商レジスタ５の内容
（８ビツト）をそのまｔｍレジスタ２に転送して格納す
る。商と中間剰余を格納した後、被除数レジスタ１と商
レジスタ２を２進化１０進数２桁分だけ左方向にシフト
する。一方、結果が負になった場合、つ′＝！シ引き過
ぎた場合は、１０進加減算器８の出力を被除数レジスタ
１に転送して格納した後、さらにその値を１０進加減算
器８のαに入力するとともに、除数レジスタ３中の除数
の値（１倍数）をＣに入力して加算する。この゛とき１
０進加減算器８のｂには０を入力する。この結果を中間
剰余として被除数レジスタ１に転送し格納する。同時に
、商決定回路１１の一１回路６によシ予測商レジスタ５
の内容から１を減じた値をセレクタ１０で選択して商レ
ジスタ２に転送して格納す□る。これによって、中間剰
余として引き過ぎた値（除数の１倍数）を足し戻して、
同時に商を正しい値に修正することができる。中間剰余
と商を格納した後は、被除数レジスタ１と商レジスタ２
を２進化１０進数２桁分だけ左にシフトする０ 以後、上記動作を必要な回数だけ繰シ返して２進化１０
進数で表わされた商を２桁ずつ曲レジスタ２に格納して
いく。
（８ビツト）をそのまｔｍレジスタ２に転送して格納す
る。商と中間剰余を格納した後、被除数レジスタ１と商
レジスタ２を２進化１０進数２桁分だけ左方向にシフト
する。一方、結果が負になった場合、つ′＝！シ引き過
ぎた場合は、１０進加減算器８の出力を被除数レジスタ
１に転送して格納した後、さらにその値を１０進加減算
器８のαに入力するとともに、除数レジスタ３中の除数
の値（１倍数）をＣに入力して加算する。この゛とき１
０進加減算器８のｂには０を入力する。この結果を中間
剰余として被除数レジスタ１に転送し格納する。同時に
、商決定回路１１の一１回路６によシ予測商レジスタ５
の内容から１を減じた値をセレクタ１０で選択して商レ
ジスタ２に転送して格納す□る。これによって、中間剰
余として引き過ぎた値（除数の１倍数）を足し戻して、
同時に商を正しい値に修正することができる。中間剰余
と商を格納した後は、被除数レジスタ１と商レジスタ２
を２進化１０進数２桁分だけ左にシフトする０ 以後、上記動作を必要な回数だけ繰シ返して２進化１０
進数で表わされた商を２桁ずつ曲レジスタ２に格納して
いく。
なお、以上の実施例では、２進化１０進数２桁（８ビツ
ト）を予測商として読み出す２進化１０進数の除算方式
を説明したが、これがγ進数（γは任意の基数）ｄピッ
）（ｄは任意の整数）としても、本発明は同様に適用可
能である。
ト）を予測商として読み出す２進化１０進数の除算方式
を説明したが、これがγ進数（γは任意の基数）ｄピッ
）（ｄは任意の整数）としても、本発明は同様に適用可
能である。
本発明によれば、１桁の予測商に対する倍数値レジスタ
と同じ個数の倍数値レジスタで、かつ１回の減算回数で
、中間剰余を得てル（ルはル≧２なる整数）桁ずつ商を
めることができるので、除算の高速化と物量の節約の効
果がある。
と同じ個数の倍数値レジスタで、かつ１回の減算回数で
、中間剰余を得てル（ルはル≧２なる整数）桁ずつ商を
めることができるので、除算の高速化と物量の節約の効
果がある。
第１図は２進化１０進数１桁の商予測テーブルを用いた
２進化１０進数除算方式のブロック図、第２図は倍数値
レジスタ選択信号作成の説明図、第３図は従来の２進化
１０進数で２桁の商予測テーブルを用いた２進化１０進
数除算方式のブロック図、第４図は本発明の一実施例の
ブロック図である。 １・・・被除数レジスタ、２・・・商レジスタ、３・・
・除数レジスタ、４・・・商予測テーブル、５−１．５
−２・・・予測商レジスタ、６・・・−１回路、７・・
・倍数値レジスタ、８・・・１０進加減算器、９−１．
９−２・・・予測商変換回路、１０・・・セレクタ、１
１・・・商予測決定回路。 第２図
２進化１０進数除算方式のブロック図、第２図は倍数値
レジスタ選択信号作成の説明図、第３図は従来の２進化
１０進数で２桁の商予測テーブルを用いた２進化１０進
数除算方式のブロック図、第４図は本発明の一実施例の
ブロック図である。 １・・・被除数レジスタ、２・・・商レジスタ、３・・
・除数レジスタ、４・・・商予測テーブル、５−１．５
−２・・・予測商レジスタ、６・・・−１回路、７・・
・倍数値レジスタ、８・・・１０進加減算器、９−１．
９−２・・・予測商変換回路、１０・・・セレクタ、１
１・・・商予測決定回路。 第２図
Claims (1)
- （１） 除数と被除数の上位ビットから予測されるｎ桁
（ｎは ル≧２なる整数）の商（予測商）を記憶部に格
納しておき、除算時に除数と被除数の所定ビットからな
るビット列をアドレスとして前記記憶部から予測商を読
み出し、除数に乗じ、それを被除数から減算することに
よって商をめるγ進数（γは整数）の除算方式におい、
て、除数の１桁分の倍数値を予め格納する倍数値レジス
タを設け、前記予測商の各桁ごとに前記倍数値レジスタ
を選択してｎ桁分の倍数値を得、被除数から前記ｎ桁分
の倍数値を減じることを特徴とする除算方式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24286183A JPS60134343A (ja) | 1983-12-22 | 1983-12-22 | 除算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24286183A JPS60134343A (ja) | 1983-12-22 | 1983-12-22 | 除算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134343A true JPS60134343A (ja) | 1985-07-17 |
Family
ID=17095347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24286183A Pending JPS60134343A (ja) | 1983-12-22 | 1983-12-22 | 除算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362035A (ja) * | 1986-08-28 | 1988-03-18 | ノーザン・テレコム・リミテッド | バイナリ処理装置 |
-
1983
- 1983-12-22 JP JP24286183A patent/JPS60134343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362035A (ja) * | 1986-08-28 | 1988-03-18 | ノーザン・テレコム・リミテッド | バイナリ処理装置 |
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