JPS60134471A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60134471A
JPS60134471A JP58242995A JP24299583A JPS60134471A JP S60134471 A JPS60134471 A JP S60134471A JP 58242995 A JP58242995 A JP 58242995A JP 24299583 A JP24299583 A JP 24299583A JP S60134471 A JPS60134471 A JP S60134471A
Authority
JP
Japan
Prior art keywords
film
mosfet
polycrystalline
shaped
type
Prior art date
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Pending
Application number
JP58242995A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS60134471A publication Critical patent/JPS60134471A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明け、ＭＯ８型ＴＰＴの構造に関する。
〔従来技術〕
従来、ＭＯ８型ＴＦＴ１−ｔガラスまｆｔは石英基板上
に形成されたアモルファスＳｉ膜または多結晶Ｓｉ膜を
用いて成るのが通例であった、 しかし、上記従来技術によると、アモルファスＳｉ膜あ
るいけ多結晶Ｓｉ膜におけるキャリアの移動度が充分で
なく、ＭＯ８型ＴＰＴの高速動作が不可節であり、例え
ばＳｉ膜によるＭＯ８型ＴＰＴをアクティブ・ディスプ
レイ、パネルとして用いる場合に、テレビ信号の要求す
る動作速度４ＭＨ２のシフト・レジスタがパネル内に一
体として形成できない等の欠点があった。
〔目的〕
本発明け、かかる従来技術の欠点をなくし、高速動作が
可能なＭＯ８型ＴＰＴ、とりわけテレビ表示板用アクテ
ィブ・パネル用の駆動回路一体化を可能とするλ４０Ｓ
型ＴＰＴを提供することを目的とする。
〔概要〕
上記目的を達成するための本発明の基本的な構成は、半
導体装置に於て、ガラスまたは石英基板上には多結晶Ｉ
？１．　Ｐ半導体膜から成るＭｏ５ＪＦＥＴが形成され
て成ることは特徴とする。
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すＭＯ８型ＴＰＴの断面
図である。すなわち、ガラス基板１０表面にはａｒアゲ
ート極２、第１０Ｅ＋ｊ３Ｎ、膜３が形成され、該第１
のＳｊ、Ｎ、膜３上には、■ｎＰ膜４が予めスパッタ法
等でアモルファス状態に形成後、レーザー・アニール等
により多緒晶化されて形成され、部分的に島状にホト・
エツチングにより形成後、第２のＳ？ＪＮ４膜５が形成
され、ソース、ドレイン領域となる部分からの電極引出
しのためのコンタクト穴をホト・エツチングにより形成
後Ｓｊによる電極配線６．７を形成するかＩＣの場合、
アモルファスＩｎＰ層は抵抗体としても用いることがで
きる。
第２図は本発明の他の実施例を示すＭＯ８型ＴＰＴの断
面図である。すなわち、石英基板１１の表面には多結晶
ＩｎｐＨ＄１２が形成され、絶縁膜１３を形成後、ゲー
ト、ソース及びドレイン電極１４゜１５及び１６をｓｉ
または他の金属等で形成されて成る。
〔効果〕
本発明の如く、多結晶工ｎＰＫよるＭＯ８型ＴＰＴを作
成することにより従来の多結晶ｓｉによるＭｏＳ型ＴＰ
Ｔよりも２倍乃至１０倍程摩の高いキャリア移動度をも
つ７？ＭＯＳ型ＴＰＴが作成でき例えばテレビ画像表示
用アクティブ書パネルに本発明を適用しに場合、高速駆
動可能な周辺回路をパネルに一体として形成できる等の
効果がある。
【図面の簡単な説明】
第１図乃至第２図は本発明の実施例を示すＭＯ８型ＴＰ
Ｔの断面図である。 １．１１・・・・・・絶縁基板 ２．１４・・・・・・ゲート電極 ろ、５．１３　・・・・・・絶縁膜 ６．１５・・・・・・ソース下極 ７．１６・・・・・・ドレイン１！極 以　上 出願人　株式会社　諏訪精工舎

Claims (1)

    【特許請求の範囲】
  1. ガラスまたは石英基板上に１−ｔ４結晶Ｉ？ＺＰ半導体
    膜からなるＭＯ８型ＦＦ１Ｔが形成されて成ることを特
    徴とする半導体装置。
JP58242995A 1983-12-22 1983-12-22 半導体装置 Pending JPS60134471A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025609A3 (en) * 2004-09-02 2006-04-27 Casio Computer Co Ltd Thin film transistor and its manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025609A3 (en) * 2004-09-02 2006-04-27 Casio Computer Co Ltd Thin film transistor and its manufacturing method
US7385224B2 (en) 2004-09-02 2008-06-10 Casio Computer Co., Ltd. Thin film transistor having an etching protection film and manufacturing method thereof

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