JPS58218169A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58218169A JPS58218169A JP57101534A JP10153482A JPS58218169A JP S58218169 A JPS58218169 A JP S58218169A JP 57101534 A JP57101534 A JP 57101534A JP 10153482 A JP10153482 A JP 10153482A JP S58218169 A JPS58218169 A JP S58218169A
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- JP
- Japan
- Prior art keywords
- gate electrode
- integrated circuit
- substrate
- semiconductor integrated
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜中導体を基板として用いたＭＯ８型電界効
果トランジスタを構成要素とする半導体集積回路に関し
、ゲートに用いた電極構造に関する。
果トランジスタを構成要素とする半導体集積回路に関し
、ゲートに用いた電極構造に関する。
アモルファスや多結晶薄膜中導体を基板として用いたＭ
Ｏ８電界効果トランジスタの研究開発力さかんにおこな
われている。それは薄膜ＭＯ８電界効果トランジスタを
構成要素とする半導体集積回路装置が実用可能となると
、種々の大きなメリットが出てくるからである。たとえ
ば、大幅なコストダウンが期待できるのと、大型のＩＣ
及び多層構造のＩＣ等が実現して、ＩＣの大きな応用範
囲が出現する。
Ｏ８電界効果トランジスタの研究開発力さかんにおこな
われている。それは薄膜ＭＯ８電界効果トランジスタを
構成要素とする半導体集積回路装置が実用可能となると
、種々の大きなメリットが出てくるからである。たとえ
ば、大幅なコストダウンが期待できるのと、大型のＩＣ
及び多層構造のＩＣ等が実現して、ＩＣの大きな応用範
囲が出現する。
現在、至るところで研究開発されつつあるこの薄膜１ｊ
ＯＥＩ電界効果トランジスタ及び集積回路装置にも大き
な問題点がいくつか存在す石。
ＯＥＩ電界効果トランジスタ及び集積回路装置にも大き
な問題点がいくつか存在す石。
その大きな問題の中Ｋ、ソース・ドレイン間のリークが
あり、又、トランジスタのドライブ能力、すなわち移動
度が小さいという問題がある。
あり、又、トランジスタのドライブ能力、すなわち移動
度が小さいという問題がある。
シリコン単結晶基板を用い次トランジスタのドレインリ
ークは、トランジスタ１個あたシに換算すると１０−Ｂ
〜１０−”Ａ程度となる。それに比較してアモルハスシ
リコン及び多結晶シリコンを基板として用いた薄膜ＭＯ
Ｂ電界効果型のソース汲びドレイン間のリークは、トラ
ンジスタ１個ア次シに換算するとＩ Ｌｌ−’〜１Ｑ−
１０Ａであり、２桁〜５桁多い。その定めスタティック
タイプの駆動でもリークが多くて問題はめるし、ダイナ
ぐツクタイプの駆動ではリークのため動作ができなくな
ってしまう。
ークは、トランジスタ１個あたシに換算すると１０−Ｂ
〜１０−”Ａ程度となる。それに比較してアモルハスシ
リコン及び多結晶シリコンを基板として用いた薄膜ＭＯ
Ｂ電界効果型のソース汲びドレイン間のリークは、トラ
ンジスタ１個ア次シに換算するとＩ Ｌｌ−’〜１Ｑ−
１０Ａであり、２桁〜５桁多い。その定めスタティック
タイプの駆動でもリークが多くて問題はめるし、ダイナ
ぐツクタイプの駆動ではリークのため動作ができなくな
ってしまう。
又、薄膜Ｍ Ｑ Ｓ ’ｉｌ界効果トランジスタを構成
要素とする半導体集積回路装置の応用範囲の中には液晶
表示パネルの電極パネルとして使用されるなど光を直接
うける用途があり、この場合には前記したリーク電流値
がさらに大きくなる。
要素とする半導体集積回路装置の応用範囲の中には液晶
表示パネルの電極パネルとして使用されるなど光を直接
うける用途があり、この場合には前記したリーク電流値
がさらに大きくなる。
さらに、移動度が小さいためにスピードを要求する回路
には不向であシ応用範囲がかぎられてくる。ちなみに、
多結晶シリコンを用いた場合のＮチャンネルトランジス
タにおいて６０〜４０ ｃｍ／Ｖ”□ｅ の移動度であり、Ｐチャンネルトランジスタでは、、： １０〜２０備／ｖｌである６□ 従来の構造について第１図１〜第３図に例を挙げて以下
に説明する。
には不向であシ応用範囲がかぎられてくる。ちなみに、
多結晶シリコンを用いた場合のＮチャンネルトランジス
タにおいて６０〜４０ ｃｍ／Ｖ”□ｅ の移動度であり、Ｐチャンネルトランジスタでは、、： １０〜２０備／ｖｌである６□ 従来の構造について第１図１〜第３図に例を挙げて以下
に説明する。
第１図に示すように石英ガラス基体１の上に、気相成長
５ｔｏｚ［２を形成し、その上にＰ型多結晶シリコン層
６を形成し選択的にエツチングする。
５ｔｏｚ［２を形成し、その上にＰ型多結晶シリコン層
６を形成し選択的にエツチングする。
その上に、熱酸化５ｉ０２ ｔ１ｇ４を形成して、ゲ
ート電極配ａＳを形成する。第２図に示すように、イ
′オン打込みに１９Ｎ＋拡散層６を形成し、その上にリ
ンシリケイトガラス７を形成する。又、第５図のように
選択エツチングにｘＤコンタクトホールをあけ、その上
にＭ配ｆｉｌ ８を形成する。
ート電極配ａＳを形成する。第２図に示すように、イ
′オン打込みに１９Ｎ＋拡散層６を形成し、その上にリ
ンシリケイトガラス７を形成する。又、第５図のように
選択エツチングにｘＤコンタクトホールをあけ、その上
にＭ配ｆｉｌ ８を形成する。
以上のような構造をとると、前記したように気相成長５
ｉ０２ と多結晶シリコンの界面、及び多結晶中の粒
塊の界面を流れるリークが発生し、さらに光があたると
電荷が発生してリークする。特に液晶表示パネルの電極
基板に用いた場合には元が石英ガラス基体側から直接あ
たるのでリーク電流も非常に多く ｆＵｌ’る。さらに
前記したように移動度が小さく、内部１寥シフトレジス
タ等のスピードが要求される回Ｊ・を内蔵すｌができヶ
い。
ｉ０２ と多結晶シリコンの界面、及び多結晶中の粒
塊の界面を流れるリークが発生し、さらに光があたると
電荷が発生してリークする。特に液晶表示パネルの電極
基板に用いた場合には元が石英ガラス基体側から直接あ
たるのでリーク電流も非常に多く ｆＵｌ’る。さらに
前記したように移動度が小さく、内部１寥シフトレジス
タ等のスピードが要求される回Ｊ・を内蔵すｌができヶ
い。
本発明は以上のＬ５な欠点について改良を加え・
またものであり、本発明の目的はトランジスタの能力を
アップする事にあシ、本発明の他の目的は、光によるリ
ーク電流を少くする孕にある。又、さらに本発明の他の
目的については、以下の本発明の説明の中であきらかに
する。
またものであり、本発明の目的はトランジスタの能力を
アップする事にあシ、本発明の他の目的は、光によるリ
ーク電流を少くする孕にある。又、さらに本発明の他の
目的については、以下の本発明の説明の中であきらかに
する。
第４図〜第６図に例を挙げて以下に本発明について説明
する。
する。
第４図に示すように石英ガラス基体１１の上に、気相成
長５ｉＱ２１２を形成し、その上に下部ゲート電極１５
を形成する。その上に気相成長５１ｏ２１ＪｊＫ１４を
形成し、Ｎ２アニールをおこなう。そしてＰ製条結晶シ
リコンＩＨ１５を形成し、選択エツチングした後、熱酸
化５１０２膜１６を形成する。その上に上部電極１７を
形成する。
長５ｉＱ２１２を形成し、その上に下部ゲート電極１５
を形成する。その上に気相成長５１ｏ２１ＪｊＫ１４を
形成し、Ｎ２アニールをおこなう。そしてＰ製条結晶シ
リコンＩＨ１５を形成し、選択エツチングした後、熱酸
化５１０２膜１６を形成する。その上に上部電極１７を
形成する。
第５図に示すように、イオン打込みに工りＮ＋拡散層１
８を形成した後、リンシリケイトガラス１９を形成する
。
８を形成した後、リンシリケイトガラス１９を形成する
。
さらに、第６図に示すように選択エツチングにニジコン
タクトホールｔ６け、その上にＭ配線２０を形成する。
タクトホールｔ６け、その上にＭ配線２０を形成する。
なお必要であれば、下部ゲート電極と上部ゲート電極は
途中工程で接続し短絡する。
途中工程で接続し短絡する。
以上のように本発明の方法によると、上部ゲート電極と
下部ゲート電極で電圧を同時に加え上部と下部から反転
層を形成して、上部、下部の反転層で電流を流す事ばで
き、父上部と下部から電圧を加える事によって相乗効果
も期待する事ができるＯ さらに、上部ゲート電極と下部ゲート電極に不透明な電
極材料を用いる事によって、上下両方向からの光を遮断
する事ができリーク電流が少なくなる。なお、下部にも
ゲート電極がめシ、下部からも空乏層が発生している事
もあシ、下部絶縁膜と薄嘆牛導体層との界面でのリーク
も少なくなる。
下部ゲート電極で電圧を同時に加え上部と下部から反転
層を形成して、上部、下部の反転層で電流を流す事ばで
き、父上部と下部から電圧を加える事によって相乗効果
も期待する事ができるＯ さらに、上部ゲート電極と下部ゲート電極に不透明な電
極材料を用いる事によって、上下両方向からの光を遮断
する事ができリーク電流が少なくなる。なお、下部にも
ゲート電極がめシ、下部からも空乏層が発生している事
もあシ、下部絶縁膜と薄嘆牛導体層との界面でのリーク
も少なくなる。
又、上部ゲート電極と上部ゲート電極とを短絡しないで
、別の電極として用いると２人力で１出力のトランジス
タを形成する事ができる。
、別の電極として用いると２人力で１出力のトランジス
タを形成する事ができる。
なお、本発明は上下とも金補ゲート電極でも、両者とも
多結晶又はアモル／・スの工うな半透明な電極、父、そ
の両者を用いた場合でもおのおの本・発明のそれぞれの
効果を発揮する事ができる。
多結晶又はアモル／・スの工うな半透明な電極、父、そ
の両者を用いた場合でもおのおの本・発明のそれぞれの
効果を発揮する事ができる。
又、基体として石英ガラス板を用いた例を下したが、他
のガラス材料、グラスチック材料、セラミック材料及び
その他の材料を用いた場合でも同様である。
のガラス材料、グラスチック材料、セラミック材料及び
その他の材料を用いた場合でも同様である。
又、ゲート材料としぞ気相成長のｓｉｏ、 ＰＩｉ＋と
熱酸化Ｓ ｉ Ｑ２ 膜について下したが他の材料を
用いた場合も同様である。又、本発明の例ではＮチャン
ネルについて示したがＰチャンネル、及び相補型でも同
様である。
熱酸化Ｓ ｉ Ｑ２ 膜について下したが他の材料を
用いた場合も同様である。又、本発明の例ではＮチャン
ネルについて示したがＰチャンネル、及び相補型でも同
様である。
第１図〜第３図は従来方法による製造工程順の断面略図
である。 第４図〜第６図は本発明の方法による製造工程順の断面
略図である。 以下、次の通りである。 ： １、．１１・・・石英ガラス基体）、 ２．１２．１４・・・気相成長のＳ ｉ ０２膜、６．
１５・・・Ｐ型多結晶シリコン層、４．１６・・・熱酸
化５１０２膜、 ５・・・ゲート電極配線、 ６．１８・・・Ｎ＋拡散層、 ７．１？・・・リンシリケイトガラス、８．２０・・・
Ｍ配線。 １６・・・下部ゲート電極配線、 １７・・・上部ゲートＮ極配線、 以 上 出願人 株式会社 諏訪精工台 代理人 弁理士 最 上 務
である。 第４図〜第６図は本発明の方法による製造工程順の断面
略図である。 以下、次の通りである。 ： １、．１１・・・石英ガラス基体）、 ２．１２．１４・・・気相成長のＳ ｉ ０２膜、６．
１５・・・Ｐ型多結晶シリコン層、４．１６・・・熱酸
化５１０２膜、 ５・・・ゲート電極配線、 ６．１８・・・Ｎ＋拡散層、 ７．１？・・・リンシリケイトガラス、８．２０・・・
Ｍ配線。 １６・・・下部ゲート電極配線、 １７・・・上部ゲートＮ極配線、 以 上 出願人 株式会社 諏訪精工台 代理人 弁理士 最 上 務
Claims (2)
- （１） アモルファス半導体、又は多結晶半導体薄膜
を基板として用いたＭＯ８型電界効果トランジスタを構
成要素とする半導体集積回路装置において、該基板の上
下に、絶縁ゲート膜をかいして上部ゲート電極、下部ゲ
ート電極を形成した事を特徴とする半導体集積回路装置
。・ - （２）該上部ゲート電極と該下部ゲート電極とが短絡し
同電位になっている事を特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101534A JPS58218169A (ja) | 1982-06-14 | 1982-06-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101534A JPS58218169A (ja) | 1982-06-14 | 1982-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218169A true JPS58218169A (ja) | 1983-12-19 |
Family
ID=14303106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101534A Pending JPS58218169A (ja) | 1982-06-14 | 1982-06-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218169A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| JPS6459866A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Manufacture of mos transistor |
| US4998152A (en) * | 1988-03-22 | 1991-03-05 | International Business Machines Corporation | Thin film transistor |
| JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
| US5061648A (en) * | 1985-10-04 | 1991-10-29 | Hosiden Electronics Co., Ltd. | Method of fabricating a thin-film transistor |
| US5550390A (en) * | 1991-08-08 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5672518A (en) * | 1990-10-16 | 1997-09-30 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having stacked layered substrate |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7078321B2 (en) * | 2000-06-19 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7122409B2 (en) | 1999-12-10 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
-
1982
- 1982-06-14 JP JP57101534A patent/JPS58218169A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061648A (en) * | 1985-10-04 | 1991-10-29 | Hosiden Electronics Co., Ltd. | Method of fabricating a thin-film transistor |
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| US5926699A (en) * | 1990-10-16 | 1999-07-20 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having stacked layer substrate |
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| US7307283B2 (en) | 2000-06-19 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
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