JPS60134484A - 電力用電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はショットキーゲートと縦形チャネルを有する電
力用電界効果トランジスタ（パワーＦＥＴ）に関するも
のである。このパワーＦＥＴの構造は高電圧下で動作す
るｌ”ＥＴに関して、高い電流密度、高い電力レベノペ
低雑音及び高い動作速度を得ることができる。２つのソ
ース、及びドレインの電極及び領域は半導体結晶の２つ
の向い合う面によって支持され、広い禁止帯を有する非
ドープの半導体層によって分離される。縦形チャネルは
ＦＥＴの活性層を支持し、■溝の両サイドに形成される
ゲートによって制御される。

本発明は、シリコントランジスタに対しては解決法が知
られているので、ＧａＡｓ、んへＧａ、　−８Ａｓ・・
・のようなＩＩＩ　−Ｖ原物質から作られるトランジス
タに適用される。シリコントランジスタは川−Ｖ原物質
から成るトランジスタの周波数より低い上限の周波数を
有する。こういう理由で、本発明はＧ、ａ　Ａ　ｓとＡ
ｆｆｌ、Ｇａ、　−、Ａｓ　（以下、Ａ／？ＧａＡｓと
略称する）の双方またその一方から作られるトランジス
タの非限定的な例に基づいて説明される。゛（背景技術
） 現在、ＭＥＳＦＥＴ（金属−半導体−電界効果トランジ
スタの略語である。）の名前でよく知られているショッ
トキーゲート電界効果トランジスタは低電力用にだけ使
用されている。ＭＥＳＩｉ”ＥＴは同種接合（均質接合
）のバイポーラトランジスタと比較できる多くの理論的
な利点を持っているけれトランジスタと対抗するのを妨
げている。主な制限はＭＥＳＦＥＴが水平形デバイスで
あるためであり、ＭＥＳＦＥＴの電流密度は縦方向の電
流を使用するバイポーラトランジスタの電流密度よりず
っと低い。ＭＥＳＦＥＴにおいて、より高い全電流を得
るためにはチャネルの断面を増加させる必要がある。

しかしながら、例えばＧ　ａ　Ａ　ｓ電界効果トランジ
スタが高周波を持つか又はシリコン電界効果トランジス
タと比較できる他の機能を持つならば、シリコンＦＥＴ
をＧａＡｓＦＥＴによって置き換えることは興味がある
。けれども、水平形電界効果トランジスタの最大周波数
は、ゲートの長さを決定すると共に、ソース−ゲート間
及びドレイン−ゲート間を保護するマスク動作の精度に
よって部分的に制限されることが知られている。リトグ
ラフィー動作と関連するこの制限は縦形構造の電界効果
トランジスタを作ることによって取り除くことが可能で
ある。この場合、ゲートの長さはランダムなマイクロリ
トグラフィー法によってずつと薄く作られたエピタキシ
ャル層の厚さによって定められる。このよりなＦＥＴに
おいて、ソース領域及びドレイン領域は活性層によって
形成された層の厚さによって分離される。この層は自然
状態では導電性であるが、ゲートの電界の作用によって
非導電性にすることができる。このような縦形構造のＦ
’ＥＴは電流密度がより高いけれども信号用又は非常に
低い電力用の分野のものである。なぜならば、電流は層
に対して直角に流れ、制限された層の厚さに従って流れ
ない。ゲートが活性層の両サイドで相互接続するように
、電力用トランジスタを形成するためにいくつかの信号
用トランジスタを使用することは困難である。

（発明の課題） 本発明による電界効果トランジスタ（ＦＥＴ）は独創的
な構造の結果として前記問題点の解決を与える。

このＦＥＴの構造はチャンネルの有益な断面を増加させ
ることによって電流密度を増加させると共に、金属被膜
、例えば基板側の結晶の一面上におけるドレイン金属被
膜、及び結晶の他面上のソース及びゲート金属被膜を与
える。交差させる目的のプリシジシステムを必要とする
３つの金属被膜より表面上の２つの金属被膜をくし形に
することは容易゛である。

ＦＥＴは縦形であるので重ねられるソース及びドレイン
領域は十分に絶縁する高い抵抗率の物質によって互いに
分離される。この高い抵抗率の物質層は従来技術による
縦形構造のＦＥＴにおけるゲート層に取り代わる。ソー
ス領域からドレイン領域への電流は、構造の両サイド、
即ち結晶の開いた溝の両サイド上に付着される活性層の
中を流れる。この活性層はソース及びドレイン領域を分
離する高い抵抗率の層を短絡する。ゲート金属被膜によ
って明らかにカバーされる活性層は単一の形である。ト
ランジスタはＭＥＳＦＥＴであるか又はいくつかの層、
例えば狭（・禁止帯を持つ層及び広い禁止帯を持つ層か
ら形成される。活性層及びゲート金属被膜の間は漏れを
少なくする目的の絶縁層を与える。このとき、トランジ
スタはＭｉｌｌ”ＥＴである。

特に、本発明は、トランジスタペレットの２つの向い合
った主要面によって支持された２つのソース及びドレイ
ンのアクセス金属被膜電極とゲート制御金属被膜電極と
を有するショットキーゲートの電力用電界効果トランジ
スタにおいて、このトランジスタの構造は縦形であり、
ドレイン領域は広い禁止帯を持つ非ドープの物質である
と共に高い抵抗率を持つ高抵抗層によってソース領域か
ら分離され、該高抵抗層によって遮断され前記ドレイン
及びソース領域のうち一方の領域から他方の領域に流れ
る電流は、前記高抵抗層を遮断するために十分な深さま
でトランジスタの縦形構造からくり抜かれた溝の両サイ
ドに付着されたゲート領域に形成される横方向の誘導物
によって制御され、前記ゲート領域は前記ゲート制御金
属被膜電極を支持する電力用電界効果トランジスタに関
するものである。

（実施例） 第１図は普通の低電力又は信号用のショットキーゲート
電界効果トランジスタを示す図である。

この図面の目的は信号用電界効果トランジスタから電力
用電界効果トランジスタに変更するのに固有の困難を示
すことである。

ショットキーゲート電界効果トランジスタは真性又は半
絶縁性物質から成る少なくとも１つの基板１を有する。

基板１は例えばｎ形の活性層２を支持する。なぜなら、
ｎ形の活性層はＰ形物質のものより速いからである。活
性層２０表面には互いに平行であるソース電極３及びド
レイン電極４と、ソース及びドレイン電極３，４の間の
ゲート電極５とが設けられる。これらの電極はそれぞれ
電位に接続するための手段を有し、この手段は電線が溶
接される区域の形である。電流■はソース−ドレイン間
の活性層２を流れ、電流密度は活性層２の厚さ′°ｅ′
″の関数である。このＦ　Ｅ　Ｔの特性はソース−ドレ
イン間の電流の方向で測定されるゲート層Ｌｇ、ゲート
金属被膜とソース金属被膜とを分離する保護距離ｄｇｓ
及びゲート金属被膜とドレイン金属被膜とを分離する保
護距離ｄｇｄによって定められる。高周波領域にお℃・
て動作するＦＥＴの場合、走行時間を短かくするために
ゲートの長さ１・８を短かくする必要があり、また保護
距離’ｇｓ＋ｄｇｄ　も短かくする必要がある。

高周波において、更により高い電力を得るよりなＦｉ、
Ｂ　Ｔの場合（は、チャネルの横方向表面を増加させる
必要がある。即ち、ゲート電極の幅Ｚ及びその結果とし
てトランジスタの幅を増加させる必要がある。全電流を
増加させると共に電流密度を増加させるためには、ゲー
トの長さり、ゲ−）　−ソース間の保護距離ｄ、及びゲ
ート−ドレイン間の保護距離ｄｇｄを減少させる必要が
ある。

しかしながら、ゲート領域の幅Ｚの増加はゲート領域の
抵抗によって制限されると共に、使用するリトグラフィ
一手段によって制限される。ＦＥＴの電力を増加させる
ための従来の解決手段は、インターディジタル（＜シ形
）構造で、平行に配列された数個の１．”ＥＴからなる
。第２図はインターディジタル形電力用電界効果トラン
ジスタの金属被膜電極の平面図である。

トランジスタペレットの表面の平面は２次元で定義され
るので、交差を避けることなしに３つのインターディジ
タル（＜シ形）、電極の金属被膜を設けることは不可能
である。６は第１の金属被膜、例えばソース金属被膜、
７は第２の金属被膜、例えばドレイン金属被膜である。

これらにくし形構造を与えることは可能であり、また２
つのソース及びドレインのくしを互いに差し込むことは
可能である。この場合において金属被膜８がゲート金属
被膜であるとき、金属被膜６及び７のどちらか一方を越
えて電線を使用するブリッジ、又は基板を通して作られ
る穴による他は分極源又は電圧源に金属被膜８を接続す
ることは不可能である。これらの手順はよく知られ、詳
細に説明する価値はないけれども、次のことを指摘する
必要がある。

金属線によって作られる空中のブリッジはそれらが電極
６又は７と交差するとき、インダクタンスやキャパシタ
ンスを持つ。一方、基板の中に作られる穴はＦＥＴをこ
われやすくする。なぜならば、下から金属電極に接触を
持つように基板の厚さを単に減じるからである。

本発明による電力用電界効果トランジスク（パワーＦＥ
Ｔ）は、最初の２つの図面に関連した前記問題点を解決
することができる。第３図は３つのソース、ゲート及び
ドレイン金属被膜の間の相互接続の問題がペレットの一
面上の２つの金属被膜とペレットの他面上の１つの金属
とを有するＦＥ′ｒの縦形構造によって解決されること
を示ず断面図である。ソース及びドレイン間の電流方向
におけるゲートの長さは、マイクロリトグラフィー法に
よって制限されず、またより高い電流密度が可能となる
。

本発明による電力用電界効果トランジスタ（パワーＦＥ
Ｔ）は２つの導電層９及び１Ｏにより形成される領域で
ある第１のアクセス領域を有する。また、このパワーＦ
ＥＴは２つの導電層１１及び１２から成る第２のアクセ
ス領域を有する。この２つの領域は広い禁止帯と高い抵
抗率を有する非ドープの金属層１３によって分離される
。ソース領域からドレイン領域へ向う電流はＦＥＴ本体
からくり抜かれた溝の両サイドに付着された活性層１４
の内部を流れる。活性層１４は非常に高い抵抗率の層１
３を短絡すると共に、ソース及びドレイン領域を相互に
接続するブリッジを形成する。明らかに、ｌ”ＥＴはド
レイン領域層９によって支持されたドレイン電極１５、
ソース領域層１２によって支持された電極１６及び活性
層１４によって支持されたゲート電極１７を有する。

本発明によるｌ”ＥＴ槽構造おいて、層９はアクセス層
からドレイン電極まで形成し、１０１１０ｌ８”のレベ
ルまでｎ十形にドープされたＧａＡｓのような物質で形
成された基板である。更に、Ｇ　ａ　Ａ　ｓ層とよいオ
ーム接触（オーミックコンタクト）を持つように、Ｇａ
Ａｓ層は１］＋形にドープされる。

層１０はドレイン層を構成し、１ミクロンの厚さに亘っ
て１０１７．−３のレベルまでｎ形にドープされたＧａ
Ａｓのような物質から形成される。高い抵抗率の層１３
は１Ｑ１４不純物／ＣＴＬ３を有する０２ミクロンの厚
さのＡｌＧ　ａ　Ａ　ｓ層である。即ち、この層は非ド
ープ層である。

層１１は１０１７ｃｎｌ−”のレベルまでｎ形にドープ
されたＧａＡｓから形成され、０．５ミクロンの厚さを
有する。層１２はソース電極に対するアクセス層であり
、１ミクロンの厚さに亘って１０１１１ｃｍ、−”のレ
ベルまでｎ十形にドープされたＧ　ａ　Ａ　ｓから作ら
れる。

最後に、活性層１４は０．０６　ミクロンの厚さに亘っ
て分子線を使用するエピタキシーによって作られる。こ
の層は以下に説明される方法において、ｎ形Ｇ　ａ　Ａ
　ｓから作られるか又はい（つかの層から形成される。

本発明によるパワーＦＥＴにおける電流は、ソース電極
からドレイン電極まで縦方向に流れる。

即ち、各層に対して直角に流れ、水平形の信号用ｐ″Ｅ
Ｔの場合のように各層の厚さ方向（水平方向）には流れ
ない。電流は使用されるエピタキシ手段の機能として０
．２　ミクロン又はそれ以下の長さを持つゲートの厚さ
を通ってソース領域からドレイン領域へ流れる。このよ
うに、ＦＥＴは抵抗性の層１３の平面に関して対称の構
造を有し、層１０及び１１はそれぞれドレイン及びソー
スの各層であるのに対して、層９及び１２は、層９に対
しては基板の機能とは別に、各金属被膜のオーム接触に
対して取付けの機能を持つ。

このように、本発明によるＦＥＴは、抵抗性の層１３に
対して作られる厚さと同じくらい短いゲートの長さと、
より短いゲートの幅（例えば第１図におけるＺ）とを有
することを可能にする。なぜならば、電流密度を増加さ
せることが可能であるからである。更に、物質のウェハ
又は集積回路のペレット上の全表面はより小さい。なぜ
ならば、Ｆ’ＥＴは縦形であり、ドレイン接触（ドレイ
ンコンタクト）はＰＥＴの上面で相互接続することなく
、また、基板に穴をあけることもなく基板の裏面上に生
じるからである。

第４図は本発明によるパワーＦＥＴを取り外して示した
ものである。ＦＥＴの構造をよりよく示すために、本図
面は部分的に取り外し、ＦＥＴの本体、即ち半導体物質
のペレットのソース及びドレイン電極の間の部分をその
ままにしたものである。

ＦＥＴの半導体の本体、即ち基板９及び層１０乃至１２
の組立体は、斜視図によって隠れた活性層１４が付着さ
れる平行の溝によってくり抜かれる。ソース及びゲート
電極はＦＥＴの本体の第１面上にくし形にされる。一方
、ドレイン電極は前記本体の他面、即ち基板によって支
持される。明らかに、構造、は基板によって支持された
ソース電極と、ＦＥ　ＩＩＩのペレットの上面によって
支持されたドレイン電極とが逆にできる。このように、
空中か又は絶縁層によって支持された電極の金属間の交
差がなく、一方、穴を通して底から電極に達するために
基板に穴をあけることもない。

本発明によるＦＥＴの製造方法は、仕上られたＩ”　Ｅ
Ｔの断面図である第３図によって仕上られる予備段階を
示す第５図及び第６図で説明する。

本発明によるパワーＦＥＴの製造方法は、第５図におい
て、ｎ４＝１０１８ＣＴｔ−３のレベルでｎ十形にドー
プされ低い抵抗率で、かつ（１００）方向に配向された
基板９から始まる。また基板９は金属被膜１５の形で裏
面のオーム接触を有する。約１〕ｄ−１０１７函−３の
−ｎ形層１Ｏは分子線によるエピタキシのような方法を
使用する基板に対して１ミクロンの厚さにエピタキシに
よって与えられる。次に抵抗性の層１３は約１０１４ｃ
ｘ−”の不純物の度合（このレベルにおいてはドーピン
グされない）で、約０２ミクロンの厚さにエピタキシに
よって与えられる。０５ミクロンの厚さを持ち、１０１
８よ−３のレベルまでｎ形にドープされた物質の第２の
層は真性層上に付着され、最後に、１ミクロンの厚さに
亘って１０１８ｆｆｉ−３のレベルまでｎ十形にドープ
された接触（コンタクト）層■２が付着される。

次に、エピタキシ層で覆われたディスクは約３００ＯＡ
の厚さに亘ってシリカ層１８で付着される。

周知のマスク法を使用して、窓１９は第５図に破線で示
された溝′、！０をくり抜くことを可能にするシリカ層
１８の中に形成される。ＦＥＴの表面のレベルで、ゲー
トを取り囲む長方形に対応して窓１９の開口は、結晶の
＜ｏｌｉ＞方向に配向される。

異方性化学的エツチングは過酸化水素及び塩酸の溶液で
生じる。このエツチング操作はＶ形カットを作ると共に
、シリカ層１８の下で僅かな切り込み（アンダーカット
）を作る。なぜならば、過酸化水素と塩酸の溶液は水平
方向の平面において各物質の層を食刻するからである。

このように、窓１９０２ミクロンの開口に関して、エピ
タキシャル層の中にくり抜かれたＶ形はシリカ層１８の
レベルで３．５ミクロンの開口を有する。

本発明による１帽Ｔを製造する操作のシーケンスは第６
図に示される。

溝２０はエピタ、キシーヤル層からくり抜かれ、分子線
を使用する６００Ａの厚さに亘って第１のエピタキシは
活性層１４が付着することを可能にする。アンダーカッ
トされ、溝２（Ｊに突き出たシリカ層１８０両端によっ
て自動マスク（ａｕｔｏ　−ｍａｓｋｉｎｇ　）する状
態で、溝２０の底如活性層１４が付着されるとき同時に
同じ物質の層２１はディスクの上表面に付着される。

活性層１４はＧａＡｓから成り、１０′７と５　Ｘ　１
０１８の間でｎ形にドープされる。またこの層は以下に
説明するように複合化される。

活性層のエピタキシの後で、ゲ−１・１７のショットキ
ー接触は３０００　、Ａの厚さに亘ってチタン−プラチ
ナ−金の蒸着によって付着される。同様に、活性層につ
いては、アンダーカットされた結果として溝に突き出た
シリカ層１８は自動配列マスク（ａｕｔ。

−ａｌｉｇｎｍｅｎｔ　ｍａｓｋ　’）の働きをする。

同様に、ショットキー金属層２２はＦＥＴディスクの表
面」二に付着される。

次の操作はＦＥＴの上表面上のシリカ層１８、半導体物
質層２１及びショットキー合金物質層２２を取り除くこ
とである。この目的のために、シリカ層１８は希フッ化
水素酸水溶液によって化学的にエツチングされ、所望の
シリカ層が選択される。この製法はリフトオフ法として
知られている。

溝２Ｏのアンダーカットによりシリカ（Ｓｉｎ、）層１
８を選択的にエツチングすることによって、リフトオフ
法は上表面層、即ち半導体物質層２１及びショットキー
金属層２２がＦＥＴを支持するディスクを自動的にリフ
トオフすることを可能にする。金属被膜電極のために、
この操作の後で基板の裏面によって支持されたドレイン
金属被膜と溝２０の中の活性層１４によって支持された
ゲートショットキ−うにソースオーム金属被膜１６を減
じることである。

層１２はソース上でよいオーム接触を持つことを保証す
るために０＋形にドープされ、同様に基板はドレイン１
５上でよいオーム接触を持つことを保証するようにｎ＋
形にドープされる。

この構成において、層９及び１２はドレイン金属被膜１
５及びドレイン層１００間と、、ソース金属被膜１６及
びソース層１１の間に低い抵抗の機能を有するアクセス
層を有する。ドレイン層１０及びソース層（以下余白） １１に対してのレベル１０１７のドープは層及びゲート
間の漂遊容量を減少させると共に、降伏電圧を増大させ
るように働く。

更に、ゲート１７はドレイン１５を部分的に覆うと共に
、２つの金属被膜間のＦＥＴの全厚さを覆う。

この結果、ドレイン−ゲート漂遊容量が比較的小さくな
り、高い動作速度となる。

高い動作速度はゲートの長さく即ち、第１図におけるＬ
ｇ）が抵抗性の層１３の厚さによって決定され、分子線
により数百又は数十オングストロームであることによっ
て助けられる。

第７図は、２つ可能な変形例を説明するだめの本発明に
よるＦＥＴのゲート領域を示す図である。

２つの変形例は同じ図面によって示１−ことができる。

なぜならば、各層の性質の結果として互いに相違するか
らである。本発明の第１の変形は単一の活性層１４と金
属被膜１７の間に、ゲ−１・による漏れを少なくするよ
うに絶縁層おを置くことから成る。絶縁層は例えばシリ
カ又はシリコンナイド（窒化シリコン）である。この場
合、１・ｌ　Ｅ　ＩｌｌはＭＩＳＦＥＴである。

本発明によるＦＥＴの第２の変形は非ドープで狭い禁止
帯の第１の層１４と、ｎ形にドープされ広い禁止帯の第
２の層ｎから形成される活性層を付着することから成る
。第２の層はゲート金属被膜１７を支持する。層１４及
びおは異種接合を形成し、ＦＥＴは２次元の電子ガス状
態で動作する。

第１の層１４は例えば、１００ＯＡの厚さに亘るｎ形の
ＧａＡｓ層である。第１の層１４がＧ　ａ　Ａ　ｓであ
る場合、第２の層２３は８００Ａの厚さに亘って約１０
１８ｃｒＩＬ−３でｎ＋形にドープされたＡｌ　ｘ　Ｇ
　ａ　＋　−ｘ　Ａｓである。

本発明による電力用電界効果トランジスタは、多くの産
業上の応用を有する。例えば電力用のマイクロ波帯の分
野、即ち数ワット以上を発生する１０　ＧＨｚ　（ｘ−
バンド）以上の発生器の出力段が可能である。同様に、
このＦＥＴの短いチャネルは低雑音レベルを与え、広帯
域の電力増幅に対して有利である。

最後に、本発明によるパワーＦＥＴの高入力インピーダ
ンスと高い動作速度は優れた電力用スイッチングデバイ
ス、例えば半導体レーザ（レーザダイオード）にする。

（発明の効果） 以上説明したよう・に、本発明によれば高い電流密度、
高い電力レベノペ低雑音及び高い動作速度で動作する電
力用直昇効果トランジスタを提供できる効果がある。

【図面の簡単な説明】

第１図は従来のＭＩＳＦＥＴ形の低電力用電界効果トラ
ンジスタを示す図、第２図は従来の電力用電界効果トラ
ンジスタの金属被膜電極を示す平面図、第３図は本発明
による電力用電界効果トランジスタを示す断面図、第４
図は本発明による電力用電界効果トランジスタの説明図
、第５図及び第６図は本発明による電力用電界効米トラ
ンジスタの製造段階を示す図、第７図はケート領域の変
形例を示す図である。 ９．１２・・・アクセス層　１０・・・ドレイン層１１
・・・ソース層　１３・・・抵抗性の層１４・・・活性
層　１５・・・ドレイン電極１６・・・ソース電極　１
７・・・ゲート電極％・・・絶縁層 特許出願人 トムソンーセーエスエフ 特許出願代理人 弁理士　山　本　恵　−

Claims (1)

1. 【特許請求の範囲】 （Ｉ）トランジスタペレットの２つの向い合った主要面
   によって支持された２つのソース及びドレインのアクセ
   ス金属被膜電極とゲート制御金属被膜電極とを有するシ
   ョットキーゲートの電力用電界効果トランジスタにおい
   て、このトランジスタの構造は縦形であり、ドレイン領
   域は、広い禁止帯を持つ非ド二プの物質であると共に高
   い抵抗率を持つ高抵抗層によってソース領域から分離さ
   れ、該高抵抗層によって遮断され前記ドレイン及びソー
   ス領域のうち一方の領域から他方の領域に流れる電流は
   、前記高抵抗層を遮断するために十分な深さまでトラン
   ジスタの縦形構造からくり抜かれた溝の両サイドに付着
   されたゲート領域に形成される横方向の誘導物によって
   制御され、前記ゲート領域は前記ゲート制御金属被膜電
   極を支持することを特徴とする電力用電界効果トランジ
   スタ。 （２）前記ドレイン領域は約１０１８（ｍ−”のレベル
   でｎ十形にドープされ狭い禁止帯を持つ物質のアクセス
   層と約１０１７（ニア’ｌ−３のレベルでｎ形にドープ
   され狭い禁止帯を持つ物質のドレイン層とから成り、前
   記高抵抗層は広い禁止帯を持つ真性物質でドーフサれず
   （ｎ−’；１０”　ｃｘ−Ａ）　、前記ソース領域は約
   １０１８Ｃｒｎ＝のレベルで１１”形にドープされ狭い
   禁止帯を持つ物質のアクセス層と約１０１７α−３のレ
   ベルでｎ形にドープされ狭い禁止帯を持つ物質のソース
   層とから成り、前記トランジスタの縦形構造は前記高抵
   抗層に関して対称であり、２つの低抵抗の前記アクセス
   層は前記ソース及びトレインのアクセス金属被膜電極を
   支持し、２つの該アクセス層のうち少なくとも１つはト
   ランジスタの基板を形成することを特徴とする特許請求
   の範囲第１項記載の電力用電界効果トランジスタ。 （３）前記ゲート領域は約５Ｘ１０１６がら１０　”　
   ＋１７１１−”までのレベルでｎ形にドープされ狭い禁
   止帯を持つ物質の層によって形成されることを特徴とす
   る特許請求の範囲第１項記載の電力用電界効果トランジ
   スタ。 （４）前記ゲート領域は約５　’Ｘ　１０　Ｉ６から１
   ０１７ｃｒｎ−３までのレベルでｎ形にドープされ狭い
   禁止帯を持つ物質のゲート層と、該ゲート層及び前記ゲ
   ート制御金属被膜電極の間に置かれた絶縁物質の層とを
   有することを特徴とする特許請求の範囲第１項記載の電
   力用電界効果トランジスタ。 （５）前記ゲート領域は狭い禁止帯と】持つ物質の層と
   広い禁止帯を持つ物質の層との間に異種接合を有し、後
   者の層は前記ゲート制御金属被膜電極を支持することを
   特徴とする特許請求の範囲第１項記載の電力用電界効果
   トランジスタ。 （６）前記ゲートの長さは前記高抵抗層の厚さによって
   決定されることを特徴とする特許請求の範囲第３項記載
   の電力用電界効果トランジスタ。 （７）前記トランジスタはＧａＡｓのような二元合金か
   又はＡ６）＜　Ｇａ　、　−ＸＡｓのような三元合金の
   １１１−■族の物質から作られることを特徴とする特許
   請求の範囲第１項乃至第６項に記載のいずれかの電力用
   電界効果トランジスタ。