JPS6013579B2 - 圧伸ａｄ変換器 - Google Patents
圧伸ａｄ変換器Info
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- JPS6013579B2 JPS6013579B2 JP4669778A JP4669778A JPS6013579B2 JP S6013579 B2 JPS6013579 B2 JP S6013579B2 JP 4669778 A JP4669778 A JP 4669778A JP 4669778 A JP4669778 A JP 4669778A JP S6013579 B2 JPS6013579 B2 JP S6013579B2
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- Japan
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Description
【発明の詳細な説明】
本発明は、ム＝２５５氏伸則１９折線近似法に基づいて
回路構成した氏伸ＡＤ変換器に関し、特にその素子精度
の軽減を図ったものである。
回路構成した氏伸ＡＤ変換器に関し、特にその素子精度
の軽減を図ったものである。
アナログ信号、例えば音声周波信号の庄伸則として、入
力アナログ信号Ｘおよびそのフルスケール値Ａに対して
、圧縮出力Ｙを、Ｙ＝炊く・十１釜１心 ＳｇｎくＸ） と。
力アナログ信号Ｘおよびそのフルスケール値Ａに対して
、圧縮出力Ｙを、Ｙ＝炊く・十１釜１心 ＳｇｎくＸ） と。
ｇ（１十払）但し、ｓ如く×）は信号×の極性を示す。
の形式で求めることが知られており、ここで仏＝２５５
に定めた場合がム＝２５５圧伸則と称されている。
に定めた場合がム＝２５５圧伸則と称されている。
かかる仏＝２５５圧伸別を用い、出力Ｙに符号化処理を
施してＰＣＭ信号を得る方式がすでにＰＣＭ‐２８方式
として商用化されている。ここで、ム＝２５５圧伸則を
１５折線近似する場合、第１区間のステップ電圧、すな
わち最小ステップ電圧はフルスケール電圧の（享）泣情
である。そのため、逐次帰還形ＡＤ変換器を構成するた
めには比較器、１２ビット直線ＤＡ変換器および逐次近
似レジスタ（ＳＡＲ）のような論理制御回略が必要とな
る。局部復号器として１２ビット直線ＤＡ変換器を用い
ると、その素子精度が厳しくなり〜現在の技術では素子
のトリミンングなしでは１化することが困難であるとい
う欠点がある。そのために、１２ビット直線ＤＡ変換器
を用いてＡ＝２５５圧伸則の１８行線近似特性をもつＡ
Ｄ変換器を経済的かつ４・型にモノリシックＬＳＩ化す
ることが困難である。その他のＡＤ変換方式として計数
形ＡＤ変換方式がある。この場合の素子精度は時間域の
精度に変換され受動素子精度を軽減することができるが
、計数クロックが高くなり、演算増幅器および比較器の
動作速度を高速にしなければならないという欠点がある
。次に仏＝２５５圧伸則の１９打線近似特性について述
べる。現在かかる近似特性を商用化しているＰＣＭ‐２
の方式においては、最小ステップ電圧を２とするとフル
スケール電圧は８１５９であり、第１区間ないし第８区
間における各区間の判別値は３１、９ふ ２２３４７９
、９９１、２０１５４０６３８１５９となり、２のべき
柔でない。そのため符号化しようとするアナログ入力の
入力値を符号化判定後にＭｉｄｔｒｅａｄ補正電圧１を
、正側入力については加算また負側入力については減算
すると、第１区間ないし第８区間における区間判別値は
それぞれ３２、９６、２２４４８０、９９２、２０１６
、４０６４、８１６０となり、入力信号の大きさが第ｉ
区間２内にあるかどうかの判別値が３２Ｋ≦，２ｋ−１
となり、これらの判別値力ミＤＡ変換器により与え易い
数値となる。したがって、〃＝２５５圧伸則を用いたＰ
ＣＭ−２の方式のようなＭｉｄびｅａｄ電圧を補正する
ためには、ＡＤ変換器を回路構成する際にその３回路構
成が複雑になるという欠点がある。そこで、本発明の目
的は、素子をトリミングなしでＬＳＩ化できるまでに軽
減でき、しかもアナログ回路の動作速度を計数型などに
比して低く定めることができる圧伸ＡＤ変換器を提供す
ることに３ある。
施してＰＣＭ信号を得る方式がすでにＰＣＭ‐２８方式
として商用化されている。ここで、ム＝２５５圧伸則を
１５折線近似する場合、第１区間のステップ電圧、すな
わち最小ステップ電圧はフルスケール電圧の（享）泣情
である。そのため、逐次帰還形ＡＤ変換器を構成するた
めには比較器、１２ビット直線ＤＡ変換器および逐次近
似レジスタ（ＳＡＲ）のような論理制御回略が必要とな
る。局部復号器として１２ビット直線ＤＡ変換器を用い
ると、その素子精度が厳しくなり〜現在の技術では素子
のトリミンングなしでは１化することが困難であるとい
う欠点がある。そのために、１２ビット直線ＤＡ変換器
を用いてＡ＝２５５圧伸則の１８行線近似特性をもつＡ
Ｄ変換器を経済的かつ４・型にモノリシックＬＳＩ化す
ることが困難である。その他のＡＤ変換方式として計数
形ＡＤ変換方式がある。この場合の素子精度は時間域の
精度に変換され受動素子精度を軽減することができるが
、計数クロックが高くなり、演算増幅器および比較器の
動作速度を高速にしなければならないという欠点がある
。次に仏＝２５５圧伸則の１９打線近似特性について述
べる。現在かかる近似特性を商用化しているＰＣＭ‐２
の方式においては、最小ステップ電圧を２とするとフル
スケール電圧は８１５９であり、第１区間ないし第８区
間における各区間の判別値は３１、９ふ ２２３４７９
、９９１、２０１５４０６３８１５９となり、２のべき
柔でない。そのため符号化しようとするアナログ入力の
入力値を符号化判定後にＭｉｄｔｒｅａｄ補正電圧１を
、正側入力については加算また負側入力については減算
すると、第１区間ないし第８区間における区間判別値は
それぞれ３２、９６、２２４４８０、９９２、２０１６
、４０６４、８１６０となり、入力信号の大きさが第ｉ
区間２内にあるかどうかの判別値が３２Ｋ≦，２ｋ−１
となり、これらの判別値力ミＤＡ変換器により与え易い
数値となる。したがって、〃＝２５５圧伸則を用いたＰ
ＣＭ−２の方式のようなＭｉｄびｅａｄ電圧を補正する
ためには、ＡＤ変換器を回路構成する際にその３回路構
成が複雑になるという欠点がある。そこで、本発明の目
的は、素子をトリミングなしでＬＳＩ化できるまでに軽
減でき、しかもアナログ回路の動作速度を計数型などに
比して低く定めることができる圧伸ＡＤ変換器を提供す
ることに３ある。
かかる目的を達成するために、本発明では、５ビットと
８ビットの２つの直線ＤＡ変換器を用いて圧伸ＡＤ変換
器を構成し、入力アナログ信号の極性が正負いずれであ
るか判定し、次に上記８ビ４０ット直線ＤＡ変換器によ
り上述の第１ないし第８区間の区間判定を行い、第１な
し、し第５区間の各々における符号化を、それぞれ上記
８ビット直線ＤＡ変換器からの外部基準電圧を供給され
る５ビット直線ＤＡ変換器で行い、第６ないし第８区間
の各々における符号化を上記８ビット直線ＤＡ変換器に
おいて行う。
８ビットの２つの直線ＤＡ変換器を用いて圧伸ＡＤ変換
器を構成し、入力アナログ信号の極性が正負いずれであ
るか判定し、次に上記８ビ４０ット直線ＤＡ変換器によ
り上述の第１ないし第８区間の区間判定を行い、第１な
し、し第５区間の各々における符号化を、それぞれ上記
８ビット直線ＤＡ変換器からの外部基準電圧を供給され
る５ビット直線ＤＡ変換器で行い、第６ないし第８区間
の各々における符号化を上記８ビット直線ＤＡ変換器に
おいて行う。
以下に図面により本発明を詳細に説明する。
第１図ＡおよびＢは本発明において用し、る圧伸ＡＤ変
換器の仏＝２５５圧伸別の１３分線近似特性の一部を示
し、１ないいま風は折線の番号、すなわち区間番号を示
し、△ｉ（ｉ＝１〜８）は第ｉ区間のステップサイズを
示す。ここで、最小ステップ０電圧（第１区間のステッ
プ電圧）を２とすれば第１区間ないし第８区間の判定値
およびフルスケール値はそれぞれ３２、９６、２２Ｌ
４８０ ９９２、２０１６、４０６４８１６０となる。
各区間の電圧差は３２、６４、１２＆ ２５０ ５１２
、１０２も２０４８ ４０９６であり、したがって３２
に２のべき黍をかけた形になっており、各区間のステッ
プ電圧△ｉ（ｉ＝１〜８）はそれぞれ２、４、８、１０
３２、６４ １２８、２５６となり、同じく２のべき乗
の形になっている。したがって、区間判定値については
８１９２を外部基準電圧とする８ビット直線ＤＡ変換器
により形成することができる。ここで、各区間内のステ
ップは４ビットにより符号化しているので、それぞれ１
６ステップあり、したがって、第１区間から第５区間ま
では８ビット直線ＤＡ変換器出力を５ビット直線ＤＡ変
換器の外部基準電圧として用いて各ステップに対応する
電圧を発生でき、第６区間から第８区間の各ステップに
対応する電圧は８ビット直線ＤＡ変換器により発生でき
る。これを利用して本発明ではム＝２５５圧伸則１９折
線近似特性を有する圧伸ＡＤ変換器を５ビットおよび８
ビットの直線ＤＡ変換器を用いて構成する。次の第１表
に、ム＝２５５圧伸則１５折線近似特性を有する圧伸Ａ
Ｄ変換器の第１ないし第５区間における、５ビットの直
線ＤＡ変換器の外部基準電圧とステップ電圧との関係を
示す。
換器の仏＝２５５圧伸別の１３分線近似特性の一部を示
し、１ないいま風は折線の番号、すなわち区間番号を示
し、△ｉ（ｉ＝１〜８）は第ｉ区間のステップサイズを
示す。ここで、最小ステップ０電圧（第１区間のステッ
プ電圧）を２とすれば第１区間ないし第８区間の判定値
およびフルスケール値はそれぞれ３２、９６、２２Ｌ
４８０ ９９２、２０１６、４０６４８１６０となる。
各区間の電圧差は３２、６４、１２＆ ２５０ ５１２
、１０２も２０４８ ４０９６であり、したがって３２
に２のべき黍をかけた形になっており、各区間のステッ
プ電圧△ｉ（ｉ＝１〜８）はそれぞれ２、４、８、１０
３２、６４ １２８、２５６となり、同じく２のべき乗
の形になっている。したがって、区間判定値については
８１９２を外部基準電圧とする８ビット直線ＤＡ変換器
により形成することができる。ここで、各区間内のステ
ップは４ビットにより符号化しているので、それぞれ１
６ステップあり、したがって、第１区間から第５区間ま
では８ビット直線ＤＡ変換器出力を５ビット直線ＤＡ変
換器の外部基準電圧として用いて各ステップに対応する
電圧を発生でき、第６区間から第８区間の各ステップに
対応する電圧は８ビット直線ＤＡ変換器により発生でき
る。これを利用して本発明ではム＝２５５圧伸則１９折
線近似特性を有する圧伸ＡＤ変換器を５ビットおよび８
ビットの直線ＤＡ変換器を用いて構成する。次の第１表
に、ム＝２５５圧伸則１５折線近似特性を有する圧伸Ａ
Ｄ変換器の第１ないし第５区間における、５ビットの直
線ＤＡ変換器の外部基準電圧とステップ電圧との関係を
示す。
第１表
第１図Ａ，Ｂおよび第１表に示したム＝２５５庄伸則の
１９打線近似特性に基づいて構成した本発明圧伸ＡＤ変
換器回路構成の一実施例を第２図に示す。
１９打線近似特性に基づいて構成した本発明圧伸ＡＤ変
換器回路構成の一実施例を第２図に示す。
第２図の圧伸ＡＤ変換器において、符号１はサンプルア
ンドホールド回路、２は比較器、３はアナログ入力端子
、４は極性が正の基準電圧入力端子、５は樋性が負の基
準電圧入力端子、６はスタートパルス入力端子、７は比
較器出力端子、８はディジタル符号化パルス出力端子、
９および１０はアナログスイッチ、１１および１２はそ
れぞれ外部基準電圧により動作可能な５ビットおよび８
ビットの直線ＤＡ変換器、１３はクロックパルス発生器
、および１４はクロックパルス発生器１３からのクロッ
クパルスのタイミングで動作する逐次近似レジスタを有
する論理制御回路である。
ンドホールド回路、２は比較器、３はアナログ入力端子
、４は極性が正の基準電圧入力端子、５は樋性が負の基
準電圧入力端子、６はスタートパルス入力端子、７は比
較器出力端子、８はディジタル符号化パルス出力端子、
９および１０はアナログスイッチ、１１および１２はそ
れぞれ外部基準電圧により動作可能な５ビットおよび８
ビットの直線ＤＡ変換器、１３はクロックパルス発生器
、および１４はクロックパルス発生器１３からのクロッ
クパルスのタイミングで動作する逐次近似レジスタを有
する論理制御回路である。
この圧伸ＡＤ変換器の動作について述べると、入力端子
６に加えられたスタートパルスにより制御論理回路１４
はサンプルアンドホールド回路１を動作させて入力アナ
ログ信号を保持する。この入力アナログ信号の極性を比
較器２により判定し、正ならばアナログスイッチ９を端
子４に接続し、負ならばアナログスイッチ９を端子５に
接続する。以下では、入力アナログ信号が正の場合につ
いて第２図示の圧伸ＡＤ変換器の動作を説明する。８ビ
ット直線ＤＡ変換器１２の外部基準電圧として第１図Ａ
のスケールで８１９２を選び、８ビット直線ＤＡ変換器
１２により８１９２をそれぞれ１／２５６、３／２５０
７／２５０１５／２５０３１／２５６、６３／２５０１
２７′２５０ ２５５／２５母音して区間判定値３２、
９６、２２４、４８０、９９２、２０１０４０６４８１
６０を発生させる。
６に加えられたスタートパルスにより制御論理回路１４
はサンプルアンドホールド回路１を動作させて入力アナ
ログ信号を保持する。この入力アナログ信号の極性を比
較器２により判定し、正ならばアナログスイッチ９を端
子４に接続し、負ならばアナログスイッチ９を端子５に
接続する。以下では、入力アナログ信号が正の場合につ
いて第２図示の圧伸ＡＤ変換器の動作を説明する。８ビ
ット直線ＤＡ変換器１２の外部基準電圧として第１図Ａ
のスケールで８１９２を選び、８ビット直線ＤＡ変換器
１２により８１９２をそれぞれ１／２５６、３／２５０
７／２５０１５／２５０３１／２５６、６３／２５０１
２７′２５０ ２５５／２５母音して区間判定値３２、
９６、２２４、４８０、９９２、２０１０４０６４８１
６０を発生させる。
論理制御回路１４によりアナログスイッチ１０を８ビッ
ト直線ＤＡ変換器１２に接続し、このアナログスイッチ
１０の出力とサンプルアンドホールド回路１の出力とを
比較器２で比較し、その比較結果を論理制御回路１４に
供給し、逐次に区間判定を行う。なお、入力アナログ信
号が８１６０を超える場合には最大の区間とみなして区
間判定し、その区間内ステップに符号化するように論理
制御回路１４を構成することができる。以上のようにし
て区間判定がなされた後に、その区間内において符号化
を行うが、その動作について以下に説明する。
ト直線ＤＡ変換器１２に接続し、このアナログスイッチ
１０の出力とサンプルアンドホールド回路１の出力とを
比較器２で比較し、その比較結果を論理制御回路１４に
供給し、逐次に区間判定を行う。なお、入力アナログ信
号が８１６０を超える場合には最大の区間とみなして区
間判定し、その区間内ステップに符号化するように論理
制御回路１４を構成することができる。以上のようにし
て区間判定がなされた後に、その区間内において符号化
を行うが、その動作について以下に説明する。
まず、第１区間ないし第５区間のいずれかであると区間
判定されたときにはスイッチ１０‘こ５ビット直線ＤＡ
変換器１１の出力を供Ｖ給する。第１区間から第５区間
までは８ビット直線ＤＡ変換器１２において６４１２８
、２９６、５１２、１０２４を形成し、これら出力を５
ビット直線ＤＡ変換器１１の外部基準鰭圧とする。区間
内符号は、第１区間から第５区間までを、それぞれ、５
ビット直線ＤＡ変換器１１の３２ステップに相当するア
ナログ出力のうちの２ステップから１６ステップ、１０
ステップから２４ステップ、１４ステップから２８ステ
ップ、１６ステップから３０ステップ、および１７ステ
ップから３１ステップによって得られるアナログ出力と
サンプルアンドホールド回路１からの出力とを比較器２
に加え、その比較結果を論理制御回路１４に加えて各ス
テップを順次に移動させて行う。更に、第６区間から第
８区間の区間内符号化はスイッチ１０を８ビット直線Ｄ
Ａ変換器１２側に切り換え、この８ビット直線ＤＡ変換
器により直接行う。なお、区間内符号化は符号化ステッ
プ数４回で行うものとする。以上の処理によって、論理
制御回路１４の出力端子８からは、１ビットの樋性符号
、３ビットの区間判定符号および４ビットの区間内符号
からなるディジタル符号化パルスが得られる。一般に、
仏＝２５５圧伸則を１９斤線近似すると最小ステップサ
イズ△，はフルスケールの約４０００分の１となり１２
ビットの精度が必要であるが、以上説明したように本発
明の圧伸ＡＤ変換器は、５ビットおよび８ビットの直線
ＤＡ変換器により圧伸則を満たすように回路構成するか
ら、本発明によれば、変換器の素子精度を従来の帰還形
のＡＤ変換器およびＤＡ変換器の場合よりも軽減するこ
とができる利点がある。
判定されたときにはスイッチ１０‘こ５ビット直線ＤＡ
変換器１１の出力を供Ｖ給する。第１区間から第５区間
までは８ビット直線ＤＡ変換器１２において６４１２８
、２９６、５１２、１０２４を形成し、これら出力を５
ビット直線ＤＡ変換器１１の外部基準鰭圧とする。区間
内符号は、第１区間から第５区間までを、それぞれ、５
ビット直線ＤＡ変換器１１の３２ステップに相当するア
ナログ出力のうちの２ステップから１６ステップ、１０
ステップから２４ステップ、１４ステップから２８ステ
ップ、１６ステップから３０ステップ、および１７ステ
ップから３１ステップによって得られるアナログ出力と
サンプルアンドホールド回路１からの出力とを比較器２
に加え、その比較結果を論理制御回路１４に加えて各ス
テップを順次に移動させて行う。更に、第６区間から第
８区間の区間内符号化はスイッチ１０を８ビット直線Ｄ
Ａ変換器１２側に切り換え、この８ビット直線ＤＡ変換
器により直接行う。なお、区間内符号化は符号化ステッ
プ数４回で行うものとする。以上の処理によって、論理
制御回路１４の出力端子８からは、１ビットの樋性符号
、３ビットの区間判定符号および４ビットの区間内符号
からなるディジタル符号化パルスが得られる。一般に、
仏＝２５５圧伸則を１９斤線近似すると最小ステップサ
イズ△，はフルスケールの約４０００分の１となり１２
ビットの精度が必要であるが、以上説明したように本発
明の圧伸ＡＤ変換器は、５ビットおよび８ビットの直線
ＤＡ変換器により圧伸則を満たすように回路構成するか
ら、本発明によれば、変換器の素子精度を従来の帰還形
のＡＤ変換器およびＤＡ変換器の場合よりも軽減するこ
とができる利点がある。
また、本発明では、圧伸ＡＤ変換器の変換ステップ数は
最大１５ステップであり、従来の逐時帰還形ＡＤ変換器
の約２倍のステップを必要とするが、計数形ＡＤ変換器
などに比較して低速のアナログ素子（演算増幅器や比較
器）により構成できるという利点も有する。本発明は、
電話音声を符号化する装置およびその装置を偽１化する
場合に極めて有用である。
最大１５ステップであり、従来の逐時帰還形ＡＤ変換器
の約２倍のステップを必要とするが、計数形ＡＤ変換器
などに比較して低速のアナログ素子（演算増幅器や比較
器）により構成できるという利点も有する。本発明は、
電話音声を符号化する装置およびその装置を偽１化する
場合に極めて有用である。
第１図ＡおよびＢは本発明で用いる山＝２５５圧伸則の
１９打線近似の正入力の場合の圧伸ＡＤ変換器入力−符
号化ステップ数特性を示す特性線図、第２図は本発明に
おける庄伸ＡＤ変換器の回路構成例を示すブロック線図
である。 １・・・…サンプルアンドホールド回路、２・・・・・
・比較器、３…・・・アナログ入力端子、４…・・・正
基準電圧入力端子、５・・・・・・負基準電圧入力端子
、６・・…・スタートパルス入力端子、７……比較器出
力端子、８…・・・ディジタル符号化パルス出力端子、
９，１０……アナログスイッチ、１１……５ビツト直線
Ｄ母変換器、１２…・・・８ビット直線ＤＡ変換器、１
３・・・・・・クロックパルス発生器、１４・・・・・
・論理制御回路。 第１図（Ａ） ‘Ｂ） 第２図
１９打線近似の正入力の場合の圧伸ＡＤ変換器入力−符
号化ステップ数特性を示す特性線図、第２図は本発明に
おける庄伸ＡＤ変換器の回路構成例を示すブロック線図
である。 １・・・…サンプルアンドホールド回路、２・・・・・
・比較器、３…・・・アナログ入力端子、４…・・・正
基準電圧入力端子、５・・・・・・負基準電圧入力端子
、６・・…・スタートパルス入力端子、７……比較器出
力端子、８…・・・ディジタル符号化パルス出力端子、
９，１０……アナログスイッチ、１１……５ビツト直線
Ｄ母変換器、１２…・・・８ビット直線ＤＡ変換器、１
３・・・・・・クロックパルス発生器、１４・・・・・
・論理制御回路。 第１図（Ａ） ‘Ｂ） 第２図
Claims (1)
- １ μ＝２５５圧伸則の１５折線近似特性を有し、入力
アナログ信号を、その極性を示す１ビツトの極性符号、
前記入力アナログ信号のレベルが前記１５折線特性の正
または負側の第１ないし第８区間のいずれの区間に該当
するかを指定する３ビツトの区間符号および当該区間の
区間内レベルを示す４ビツトの区間内符号からなるデイ
ジタル信号に符号化する圧伸ＡＤ変換において、外部基
準電圧を供給される入力端子を有する５ビツト直線ＤＡ
変換器および８ビツト直線ＤＡ変換器を具え、前記入力
アナログ信号の極性を判定した後に、該極性に応じた外
部基準電圧を前記８ビツト直線ＤＡ変換器に加え、該８
ビツト直線ＤＡ変換器からのアナログ出力と前記入力ア
ナログ信号との比較を行って、当該入力アナログ信号が
前記第１ないし第８区間のいずれの区間に該当するかを
判定し、第１ないし第５区間のいずれかであると区間判
定されたときには前記８ビツト直線ＤＡ変換器からのア
ナログ出力を前記５ビツト直線ＤＡ変換器に外部基準電
圧として加え、該５ビツト直線ＤＡ変換器からのアナロ
グ出力と前記アナログ入力信号とを比較し逐次帰還によ
り前記デイジタル信号に符号化し、および第６ないし第
８区間のいずれかであると区間判定されたときには前記
第８ビツト直線ＤＡ変換器からのアナログ出力と前記入
力アナログ信号とを比較し逐次帰還により前記デイジタ
ル信号に符号化することを特徴とする圧伸ＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4669778A JPS6013579B2 (ja) | 1978-04-21 | 1978-04-21 | 圧伸ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4669778A JPS6013579B2 (ja) | 1978-04-21 | 1978-04-21 | 圧伸ａｄ変換器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13824984A Division JPS6062728A (ja) | 1984-07-04 | 1984-07-04 | 圧伸ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139452A JPS54139452A (en) | 1979-10-29 |
| JPS6013579B2 true JPS6013579B2 (ja) | 1985-04-08 |
Family
ID=12754558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4669778A Expired JPS6013579B2 (ja) | 1978-04-21 | 1978-04-21 | 圧伸ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013579B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3763553D1 (de) * | 1986-09-02 | 1990-08-09 | Siemens Ag | Analog-digital-umsetzer nach dem waegeverfahren. |
-
1978
- 1978-04-21 JP JP4669778A patent/JPS6013579B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54139452A (en) | 1979-10-29 |
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