JPS59196619A - アナログ−デイジタル変換回路 - Google Patents
アナログ−デイジタル変換回路Info
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- JPS59196619A JPS59196619A JP7104383A JP7104383A JPS59196619A JP S59196619 A JPS59196619 A JP S59196619A JP 7104383 A JP7104383 A JP 7104383A JP 7104383 A JP7104383 A JP 7104383A JP S59196619 A JPS59196619 A JP S59196619A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 50
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000005096 rolling process Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は”アナログ−ディジタル変換回路に関する。
従来、アナログ−ディジタル変換方式（以下Ａ／Ｄ変換
と略称する）としては、全並列比較型、逐次比較型、積
分型等種々の方式が考案されている。
と略称する）としては、全並列比較型、逐次比較型、積
分型等種々の方式が考案されている。
その内本発明と直接関連のある逐次比較型と全並列比較
型のＡ／Ｄ変換方式について以下に説明する。
型のＡ／Ｄ変換方式について以下に説明する。
先ず、逐次比較型変換方式について説明する。
逐次比較変換方式は第１図に示す様に逐次比較レジスタ
（Ｓｕｃｃｅｓｉｒｅ Ａｐｐｒｅｘｉｍａｔｉｏｎ
Ｒｅ５ｉｓｔｏｒ、以下８ＡＲと略称する。）１１、Ｉ
）／Ａ変換器１３、及び比較器１４によシ構成されてい
る。以下に３ビット逐次比較型Ａ／Ｄ変換器を例として
、逐次比較型変換方式？具体的に説明する。フルスケー
ル延圧は１０ｖで１．７Ｖのアナログ入力電圧が印加さ
れているものとする。５ＡＲＩＩの初期状態は、Ｄ／Ａ
変換器１３のＭＳ Ｂ ｉｃＨｉｇｈ、 ２ｎｄ オよ
びＬＳＢＫＬ（Ｗ の信号を出力する様設定されている
。（以下ではこの様な５ＡＲ１１の出力及びＤ／Ａ変換
器１３の入力状感奮１００ という様に２進数で表現す
る事にする。）この時Ｄ／Ａ変換器１３は１００の入力
に対応する５ｖのアナログ出力を出力しておシ、一方ア
ナログ入力は７ｖであるので、比較器１４の出力はＨｉ
ｇｈ となる。（以下ではＨｉｇｈ （ｌ″１．Ｈ，Ｌ
ｏｗはＬと略称する。）ＳＡＲ１１に比較器１４のＨ信
号が入力されると、５ＡＲ１１はＭＳＢを１としたまま
２ｎｄを１とする。即ち、Ｄ／Ａ変換器１３の次の入力
コード１１０’に出力する。するとＤ／Ａ変換器１３は
１１０ に対応するアナログ出カフ、５Ｖｔ−出力し、
比較器１４はアナログ人カフｖとＤ／Ａ変換器１３の出
カフ、５Ｖ゛との比較を行い、Ｌの信号＝ｉＳＡＨに出
力する。５ＡＲ１１に比較器１４のＬ信号が入力される
と５ＡＲＩＩは２ｎｄを０とし、ＬＳＢ ｉｌとｆる。
（Ｓｕｃｃｅｓｉｒｅ Ａｐｐｒｅｘｉｍａｔｉｏｎ
Ｒｅ５ｉｓｔｏｒ、以下８ＡＲと略称する。）１１、Ｉ
）／Ａ変換器１３、及び比較器１４によシ構成されてい
る。以下に３ビット逐次比較型Ａ／Ｄ変換器を例として
、逐次比較型変換方式？具体的に説明する。フルスケー
ル延圧は１０ｖで１．７Ｖのアナログ入力電圧が印加さ
れているものとする。５ＡＲＩＩの初期状態は、Ｄ／Ａ
変換器１３のＭＳ Ｂ ｉｃＨｉｇｈ、 ２ｎｄ オよ
びＬＳＢＫＬ（Ｗ の信号を出力する様設定されている
。（以下ではこの様な５ＡＲ１１の出力及びＤ／Ａ変換
器１３の入力状感奮１００ という様に２進数で表現す
る事にする。）この時Ｄ／Ａ変換器１３は１００の入力
に対応する５ｖのアナログ出力を出力しておシ、一方ア
ナログ入力は７ｖであるので、比較器１４の出力はＨｉ
ｇｈ となる。（以下ではＨｉｇｈ （ｌ″１．Ｈ，Ｌ
ｏｗはＬと略称する。）ＳＡＲ１１に比較器１４のＨ信
号が入力されると、５ＡＲ１１はＭＳＢを１としたまま
２ｎｄを１とする。即ち、Ｄ／Ａ変換器１３の次の入力
コード１１０’に出力する。するとＤ／Ａ変換器１３は
１１０ に対応するアナログ出カフ、５Ｖｔ−出力し、
比較器１４はアナログ人カフｖとＤ／Ａ変換器１３の出
カフ、５Ｖ゛との比較を行い、Ｌの信号＝ｉＳＡＨに出
力する。５ＡＲ１１に比較器１４のＬ信号が入力される
と５ＡＲＩＩは２ｎｄを０とし、ＬＳＢ ｉｌとｆる。
即ちＤ／Ａ変換器１３に次の入力コード１０１′？を出
力するつするとＤ／Ａ変換器１３は１０１ に対応する
アナログ出力６．２５Ｖｔ出力し、比較器１３はアナロ
グ人カフ■とｐ／Ａ変挾器の出力６．２５Ｖとの比較全
行い、Ｈの信号をＳＡＲに出力する。
力するつするとＤ／Ａ変換器１３は１０１ に対応する
アナログ出力６．２５Ｖｔ出力し、比較器１３はアナロ
グ人カフ■とｐ／Ａ変挾器の出力６．２５Ｖとの比較全
行い、Ｈの信号をＳＡＲに出力する。
５ＡＲＩＩは出力バッファ−１２に１０１の信号音出力
し、同時に出力バッファ−１２ｔオンさせる為の制御信
号全出力する。こうして、アナログ入カフＶに対応する
ディジタルコード１０１ が得られる。以上よりわかる
様に、３ビット逐次比較瀧Ａ／Ｄ変換器に於いては３回
のＤ／Ａ変換と電圧比較が必要である。又、ｎビットの
逐次比較型Ａ／Ｄ変換器に於いてはｎ回の１）／Ａ変換
と電圧比較が必要で、％５．Ａ／Ｄ変換の分解能に比例
して変換時間が遅くなるという欠点が必る。
し、同時に出力バッファ−１２ｔオンさせる為の制御信
号全出力する。こうして、アナログ入カフＶに対応する
ディジタルコード１０１ が得られる。以上よりわかる
様に、３ビット逐次比較瀧Ａ／Ｄ変換器に於いては３回
のＤ／Ａ変換と電圧比較が必要である。又、ｎビットの
逐次比較型Ａ／Ｄ変換器に於いてはｎ回の１）／Ａ変換
と電圧比較が必要で、％５．Ａ／Ｄ変換の分解能に比例
して変換時間が遅くなるという欠点が必る。
次に、全並列比較型Ａ／Ｄ変換器について説明する。ｎ
ビット全並列比較型Ａ／Ｄ変換器は、第２図に示す様に
、２ｎ個の抵抗よ多構成される抵抗ラダー回路２１．２
ｎ−１個の比較器２２、及びデコーダ２３によ多構成さ
れる。以下［３ビット全並列比較型Ａ／Ｄ変換器を例と
して、全並列比較型Ａ／Ｄ変換方式を説明する。フルス
ケール電圧はＩＯＶで６４）、７Ｖのアナログ入力電圧
が印加されているものとする。３ビット全並列比較型Ａ
／Ｄ変換器金第３図に示す。フルスケール電圧１０Ｖが
抵抗ラダー２１により分割された電圧も第３図に示しで
ある。アナログ入カフ■と抵抗ラダーによる分割電圧と
の比較によシ、比較器２２−１，２２−２の出力はＨ１
比較器２２−３．２２−４゜２２−５．２２−６．２２
−７ の出力はＬとなる。この比較器の出力がデコーダ
２３により２進コードに変換され、１０１の出力コード
が得られる。全並列比較型に於いては一回の電圧比較に
よって全てのビットが決定される為に、Ａ／Ｄ変換器の
ビット数の如何にかかわらず高速の変換が行えるという
長所がある。しかしながら、高分解能のＡ／Ｄ変換器を
実現しようとすると、非常に多くの抵抗と比較益金必要
とする。例えば、ｌＯビットの全並列比較型入／Ｄ変換
器に於いては１０２４個の抵抗と１０２３個の比較器が
必要となシ、１０ビット以上の高分解能は実現が困難で
あるという短所がある。
ビット全並列比較型Ａ／Ｄ変換器は、第２図に示す様に
、２ｎ個の抵抗よ多構成される抵抗ラダー回路２１．２
ｎ−１個の比較器２２、及びデコーダ２３によ多構成さ
れる。以下［３ビット全並列比較型Ａ／Ｄ変換器を例と
して、全並列比較型Ａ／Ｄ変換方式を説明する。フルス
ケール電圧はＩＯＶで６４）、７Ｖのアナログ入力電圧
が印加されているものとする。３ビット全並列比較型Ａ
／Ｄ変換器金第３図に示す。フルスケール電圧１０Ｖが
抵抗ラダー２１により分割された電圧も第３図に示しで
ある。アナログ入カフ■と抵抗ラダーによる分割電圧と
の比較によシ、比較器２２−１，２２−２の出力はＨ１
比較器２２−３．２２−４゜２２−５．２２−６．２２
−７ の出力はＬとなる。この比較器の出力がデコーダ
２３により２進コードに変換され、１０１の出力コード
が得られる。全並列比較型に於いては一回の電圧比較に
よって全てのビットが決定される為に、Ａ／Ｄ変換器の
ビット数の如何にかかわらず高速の変換が行えるという
長所がある。しかしながら、高分解能のＡ／Ｄ変換器を
実現しようとすると、非常に多くの抵抗と比較益金必要
とする。例えば、ｌＯビットの全並列比較型入／Ｄ変換
器に於いては１０２４個の抵抗と１０２３個の比較器が
必要となシ、１０ビット以上の高分解能は実現が困難で
あるという短所がある。
以上述べてきた様に、従来技術に於いては逐次比較型Ａ
／Ｄ変換器では変換速度が遅いという短所があシ、全並
列比較型Ａ／Ｄ変換器では高分解能の実現が困難である
という短所があった。
／Ｄ変換器では変換速度が遅いという短所があシ、全並
列比較型Ａ／Ｄ変換器では高分解能の実現が困難である
という短所があった。
本発明によるＡ／Ｄ変換回路は、この従来技術の短所に
鑑み、逐次比較ｇＡ／Ｄ変換器と同等の高分解能・高精
度を実現しながら逐次比較型の数倍の変換速度が実現で
きる。高速・高精度のＡ／Ｄ変換回路でおる。
鑑み、逐次比較ｇＡ／Ｄ変換器と同等の高分解能・高精
度を実現しながら逐次比較型の数倍の変換速度が実現で
きる。高速・高精度のＡ／Ｄ変換回路でおる。
以下に、本発明によるＡ／Ｄ変換回路全図面を用いて詳
しく説明する。
しく説明する。
本発明によるＡ／Ｄ変換回路のブロック図を第４図に示
す。
す。
このＡ／Ｄ変換回路は次の如く構成されている。
ビットの重み付は金行った定電流簿群によ多構成される
定電流回路４５（例えば、Ｒ−２Ｒラダー抵抗網と基準
電源によυ構成される定電流回路）と、前記定電流回路
４５の各々のビットに接続される第１の電流スイッチ群
４６と、第１の電流スイッチ群の一方の端子Ａに各々直
列に接続される第２の電流スイッチ群４７とよＦ）Ｄ／
に変換器が構成されている。このＤ／Ａ変換器の電流ス
イッチ群４５．４７は各々５ＡＲ４４によ多制御されて
いる。
定電流回路４５（例えば、Ｒ−２Ｒラダー抵抗網と基準
電源によυ構成される定電流回路）と、前記定電流回路
４５の各々のビットに接続される第１の電流スイッチ群
４６と、第１の電流スイッチ群の一方の端子Ａに各々直
列に接続される第２の電流スイッチ群４７とよＦ）Ｄ／
に変換器が構成されている。このＤ／Ａ変換器の電流ス
イッチ群４５．４７は各々５ＡＲ４４によ多制御されて
いる。
また、電流スイッチ群４６のＢ端子より取り出される出
力電流は、電流・電圧変換回路４９によシミ正変換され
る。同様に、電流スイッチ群４７のＢ端子より取り出さ
れる出力電流は、電流・電圧変換回路４８により電圧変
換される。また、電圧変換回路４８．４９の出力には電
圧加算回路５０が接続される。また、電圧加算回路５０
と電圧変換回路４９を両端として抵抗ラダー回路４１が
接続される。抵抗２ダ一回路４１の電圧分割点には各々
、比較器４２の一方の入力端子が接続される。
力電流は、電流・電圧変換回路４９によシミ正変換され
る。同様に、電流スイッチ群４７のＢ端子より取り出さ
れる出力電流は、電流・電圧変換回路４８により電圧変
換される。また、電圧変換回路４８．４９の出力には電
圧加算回路５０が接続される。また、電圧加算回路５０
と電圧変換回路４９を両端として抵抗ラダー回路４１が
接続される。抵抗２ダ一回路４１の電圧分割点には各々
、比較器４２の一方の入力端子が接続される。
比較器４２のもう一方の入力端子は全てアナログ入力端
子ＶＩＮに接続される。比較器群４２の出力はデコーダ
４３ｔ−介して５ＡＲ４４に接続されている、本発明の
回路では、上位よシ複数ビットずつ全同時に決定する事
ができる。
子ＶＩＮに接続される。比較器群４２の出力はデコーダ
４３ｔ−介して５ＡＲ４４に接続されている、本発明の
回路では、上位よシ複数ビットずつ全同時に決定する事
ができる。
次に、６ビツトのＡ／Ｄ変換器會上位２ビットずつ決定
する場合金側にとって、本発明によるＡ／Ｄ変換回路の
動作シーケンスを説明する。６ビツトＡ／Ｄ変換回路で
上位２ビツトずつ全決定する場合の回路図を第５図に示
す。また動作シー表 １ フルスケール電圧は１０ｖで、アナログ入力として５．
７ｖが印加されている場合金考える。第１ステツプでは
、初期状態として電流スイッチ４６はｏｏｏｏｏｏ、電
流スイッチ４７は１１１１１１ となる様５ＡＲ４４
によ多制御されている。（ここで、スイッチの状態が０
とはＡ側、１とはＢ側が選択されているものとする６）
電流・電圧変換回路４８の入力には、電流スイッチ４７
からの電流の他に、重み付き電流源回路４５からＩＬＳ
Ｂ相当分の電流が常に供給される様接続されている。従
９て、初期状態では電圧変換回路４９の出力ｖ７はＱＶ
、電圧変換回路４８の出力■６はＩＯＶとなる。又抵抗
ラダーの分割電圧■、〜ｖ５は各々ｔｏｖ、 ７，５ｖ
、 ５Ｖ。
する場合金側にとって、本発明によるＡ／Ｄ変換回路の
動作シーケンスを説明する。６ビツトＡ／Ｄ変換回路で
上位２ビツトずつ全決定する場合の回路図を第５図に示
す。また動作シー表 １ フルスケール電圧は１０ｖで、アナログ入力として５．
７ｖが印加されている場合金考える。第１ステツプでは
、初期状態として電流スイッチ４６はｏｏｏｏｏｏ、電
流スイッチ４７は１１１１１１ となる様５ＡＲ４４
によ多制御されている。（ここで、スイッチの状態が０
とはＡ側、１とはＢ側が選択されているものとする６）
電流・電圧変換回路４８の入力には、電流スイッチ４７
からの電流の他に、重み付き電流源回路４５からＩＬＳ
Ｂ相当分の電流が常に供給される様接続されている。従
９て、初期状態では電圧変換回路４９の出力ｖ７はＱＶ
、電圧変換回路４８の出力■６はＩＯＶとなる。又抵抗
ラダーの分割電圧■、〜ｖ５は各々ｔｏｖ、 ７，５ｖ
、 ５Ｖ。
Ｚ５Ｖ、ＯＶとなる。比較５４２−１〜４２−３は■２
〜ｖ４の電圧とアナログ入力電圧５．７ｖとの比較を行
う。その結果、比較器４２−１はり、比較器４２−２．
３はＨｔ−出力し、デコーダ４３に送る。（以下ではＬ
ＴｈＯ，ＨＴｈｌとして０１１ の様に表現する。）
デコーダ４３は比較器４２−１〜４２−３が０００の場
合００，００１の場合０１，０１１の場合１０，１１１
の場合１１となる様、比較器の出力を２ビツトに変換す
る。この場合、比較器４２−１〜４２−３の出力は０１
１であるからデコーダ４３の出力は１０となる。以上で
第１ステツプの動作が完了し、上位２ビツトが１０と決
定された。次に第２ステツプでは電流スイッチ１は上位
２ビツトを１０として１０００００ ど設定され、電流
スイッチ４７は上位２ビットｔ−１０として１０１１１
１ と設定される。
〜ｖ４の電圧とアナログ入力電圧５．７ｖとの比較を行
う。その結果、比較器４２−１はり、比較器４２−２．
３はＨｔ−出力し、デコーダ４３に送る。（以下ではＬ
ＴｈＯ，ＨＴｈｌとして０１１ の様に表現する。）
デコーダ４３は比較器４２−１〜４２−３が０００の場
合００，００１の場合０１，０１１の場合１０，１１１
の場合１１となる様、比較器の出力を２ビツトに変換す
る。この場合、比較器４２−１〜４２−３の出力は０１
１であるからデコーダ４３の出力は１０となる。以上で
第１ステツプの動作が完了し、上位２ビツトが１０と決
定された。次に第２ステツプでは電流スイッチ１は上位
２ビツトを１０として１０００００ ど設定され、電流
スイッチ４７は上位２ビットｔ−１０として１０１１１
１ と設定される。
この時、■、〜ｖ５の電圧は各々７．ルＶ、 ６．８７
５Ｖ。
５Ｖ。
６．２５ｖｅ ５．６２５Ｖ、 ５ｖと設定される。比
較器の状態はアナログ入力５．７ｖとの比較によ、り０
０１となり、デコーダの出力は０１となる。以上により
＄２ステップが完了し、上位４ビツトが１００１と決定
する。次に第３ステツプでは電流スイッチ４６は上位４
ビツトが１００１とな、９１００１００ と設定される
。又、電流スイッチ４７は上位４ビツトが１００１とな
９．１００１１１ と設定される。この時Ｖ、 〜Ｖ
５（Ｄ１ｊＬ圧ハ各ｋ ６．２５Ｖ、 ６．０９３７５
Ｖ、５．９３７５０Ｖ、５．７８１２５Ｖ、５．６２５
Ｖと設定される。比較器４２−１〜４２−３の状態はア
ナログ入力５．７ｖとの比較によ、り０００となシ、デ
コーダ４３の出力はＯＯトナル。以上によシ第３ステッ
プが完了し、６ビツトのＡ／Ｄ変換が完了する。−アナ
ログ入力電圧５．７ｖがｔｏｏｉｏｏと変換された。以
上水した様に６ビツトのＡ／Ｄ変換がわずか３ステツプ
で完了した。従来の逐次比較型Ａ／Ｄ変換に於いては、
６ビツトの変換には６ステツプが必要であるので、逐次
比較型Ａ／Ｄに比べて２倍の変換速度が得られている。
較器の状態はアナログ入力５．７ｖとの比較によ、り０
０１となり、デコーダの出力は０１となる。以上により
＄２ステップが完了し、上位４ビツトが１００１と決定
する。次に第３ステツプでは電流スイッチ４６は上位４
ビツトが１００１とな、９１００１００ と設定される
。又、電流スイッチ４７は上位４ビツトが１００１とな
９．１００１１１ と設定される。この時Ｖ、 〜Ｖ
５（Ｄ１ｊＬ圧ハ各ｋ ６．２５Ｖ、 ６．０９３７５
Ｖ、５．９３７５０Ｖ、５．７８１２５Ｖ、５．６２５
Ｖと設定される。比較器４２−１〜４２−３の状態はア
ナログ入力５．７ｖとの比較によ、り０００となシ、デ
コーダ４３の出力はＯＯトナル。以上によシ第３ステッ
プが完了し、６ビツトのＡ／Ｄ変換が完了する。−アナ
ログ入力電圧５．７ｖがｔｏｏｉｏｏと変換された。以
上水した様に６ビツトのＡ／Ｄ変換がわずか３ステツプ
で完了した。従来の逐次比較型Ａ／Ｄ変換に於いては、
６ビツトの変換には６ステツプが必要であるので、逐次
比較型Ａ／Ｄに比べて２倍の変換速度が得られている。
又、第５因の回路に於いて、抵抗ラダー回路を８本の抵
抗で構成し、比較器を７個用意したならば、上位３ビツ
トずつ全同時に決定する事ができ、変換速度は従来の逐
次比較型の３倍になる。
抗で構成し、比較器を７個用意したならば、上位３ビツ
トずつ全同時に決定する事ができ、変換速度は従来の逐
次比較型の３倍になる。
＄ Ｋ、ｎ ヒツトのＡ／Ｄ変換を上位ｍビットずつを
同時に決定するには第４図の回路に於いてｎビットの定
電流源回路４５、及び電流スイッチ４６．４７と ２１
１個の抵抗より構成される抵抗ラダー回路４１．２ｒｎ
−１個の比較器４２．２ｍ−１個の比較器の出力ｉｍビ
ットに変換するデコーダ４３よシ構成される回路にて実
現できる。この場合の変換速度は、ｎビットの逐次比較
型Ａ／Ｄ変換回路のｍ倍となる。例えば１２ビツトのＡ
／Ｄ変換を上位４ビツトずつ行う場合には、１２ビツト
の重み付き電流源回路と２組の１２ビツトの電旅スイッ
チ及び、１６個の抵抗よシ構成される抵抗ラダー回路、
１５個の比較器及びデコーダによシ実現でき、１２ビツ
ト逐仄比較型の４倍の変換速度を得る事ができる。又、
１２ビツトの全並列比較型Ａ／Ｄ変換器では４０９６個
の抵抗と４０９５個の比較器が必要となシ、とても実現
できない。
同時に決定するには第４図の回路に於いてｎビットの定
電流源回路４５、及び電流スイッチ４６．４７と ２１
１個の抵抗より構成される抵抗ラダー回路４１．２ｒｎ
−１個の比較器４２．２ｍ−１個の比較器の出力ｉｍビ
ットに変換するデコーダ４３よシ構成される回路にて実
現できる。この場合の変換速度は、ｎビットの逐次比較
型Ａ／Ｄ変換回路のｍ倍となる。例えば１２ビツトのＡ
／Ｄ変換を上位４ビツトずつ行う場合には、１２ビツト
の重み付き電流源回路と２組の１２ビツトの電旅スイッ
チ及び、１６個の抵抗よシ構成される抵抗ラダー回路、
１５個の比較器及びデコーダによシ実現でき、１２ビツ
ト逐仄比較型の４倍の変換速度を得る事ができる。又、
１２ビツトの全並列比較型Ａ／Ｄ変換器では４０９６個
の抵抗と４０９５個の比較器が必要となシ、とても実現
できない。
以上よりわかる様に、本発明のＡ／Ｄ変換回路によれば
、全並列比較型Ａ／Ｄ変換回路では実現困難な高分解能
のＡ／Ｄｉ換回路で、逐次比較型Ａ／Ｄ変換回路よシも
高速の変換速度を得たい場合に特に有用である。
、全並列比較型Ａ／Ｄ変換回路では実現困難な高分解能
のＡ／Ｄｉ換回路で、逐次比較型Ａ／Ｄ変換回路よシも
高速の変換速度を得たい場合に特に有用である。
第１図、第２図は従来例の回路を示す図であシ、第１図
は逐次比較型Ａ／Ｄ変換回路図、第２図は全並列比較型
Ａ／Ｄ変換回路図である。第３図は従来例の一つとして
、３ビツトの全並列比較型Ａ／Ｄ変換変換回路金回であ
る。第４図は本発明によるＡ／Ｄ変換回路のブロック図
、であシ第５図は６ビツ）Ａ／Ｄ変換を上位２ビツトず
つ決定する場合のＡ／Ｄ変換回路の例を示す図である。 １：抵抗ラダー回路 第 １図 ３ 箭Ｚ〆
は逐次比較型Ａ／Ｄ変換回路図、第２図は全並列比較型
Ａ／Ｄ変換回路図である。第３図は従来例の一つとして
、３ビツトの全並列比較型Ａ／Ｄ変換変換回路金回であ
る。第４図は本発明によるＡ／Ｄ変換回路のブロック図
、であシ第５図は６ビツ）Ａ／Ｄ変換を上位２ビツトず
つ決定する場合のＡ／Ｄ変換回路の例を示す図である。 １：抵抗ラダー回路 第 １図 ３ 箭Ｚ〆
Claims (1)
- ピットの重み付けを行った複数の定電流と入力アナログ
信号とを遂次比較することによりディジタル値を得る変
換回路において上位ビットよシ２ビットもしくはそれ以
上のビットずつを同時に決定してゆくことを特徴とする
アナログ−ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7104383A JPS59196619A (ja) | 1983-04-22 | 1983-04-22 | アナログ−デイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7104383A JPS59196619A (ja) | 1983-04-22 | 1983-04-22 | アナログ−デイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59196619A true JPS59196619A (ja) | 1984-11-08 |
Family
ID=13449094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7104383A Pending JPS59196619A (ja) | 1983-04-22 | 1983-04-22 | アナログ−デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59196619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239734B1 (en) | 1997-12-30 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Apparatus and a method for analog to digital conversion using plural reference signals and comparators |
-
1983
- 1983-04-22 JP JP7104383A patent/JPS59196619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239734B1 (en) | 1997-12-30 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Apparatus and a method for analog to digital conversion using plural reference signals and comparators |
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