JPS6013624B2 - タイミング位相同期方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、データモデム等に於いて、受信変調信号から
タイミング信号成分を抽出してタイミング位相同期をデ
ィジタル処理によってとるタイミング位相同期方式に関
するものである。

多相ＰＳＫ変調や直交振幅変調等による変調信号を受信
し、データを再生する為にはタイミング位相同期をとる
必要がある。

従釆は、受信変調信号から例えば第１図に示すようにア
ナログのタィミング信号成分を抽出し、ａ，ｂ，ｃ，ｄ
，．・・．・・．・・に示すような裏クロス点を検出し
てタイミング位相同期をとるのが一般的であった。近時
ディジタル処理回路の進歩に伴なつてタイミング位相同
期をディジタル処理によってとる方式が提案されている
。

その場合受信変調信号をサンプリングしてディジタル化
し、タイミング信号成分をディジタルフィルタ等により
抽出する。このタイミング信号成分をアナログ化して示
すと第２図の点線波形となり、このタイミング信号成分
の平均周波数をｆｔとすると、ｆｓごＮｈ（Ｎ２２）の
サンプリング周波数＄でサンプリングし、サンプリング
出力が零のタイミングを零クロス点ａ，ｂ，ｃ，ｄ．…
……とするものである。しかし、第２図の実線矢印で示
すタイミングでサンプリングが行なわれている状態に於
いては、ｌｆｓ−Ｎｆｔｌ《１であるから、例えば点線
矢印の如く徐々にサンプリング位相がシフトし、サンプ
リング点が裏クロス点又はその近傍にシフトするまでに
は相当の時間を要することになる。

即ち支クロス点を検出してタイミン．グ位相同期状態と
するまでに長時間を要することになる。本発明は、前述
の如き欠点を改善したもので、タイミング位相同期引込
みを高速で行なわせることを目的とするものである。

以下実施例について詳細に説明する。第３図は本発明の
実施例のブロック線図であり、１は受信変調信号をディ
ジタル信号に変換する変換回路、２はタイミング信号成
分抽出回路、３は雰クロス点を検出してタイミング信号
を発生するタイミング同期回路、４はタイミング信号に
よってデータを復調するディジタル処理回路である。

タイミング同期回路４においては、サンプリング点が零
クロス点から大きくずれている場合に、サンプリング周
波数＄を大きく変化させることにより同期引込み時にお
けるタイミング位相同期引込みを遠くするものである。
第４図は、タイミング信号成分抽出回路２及びタイミン
グ同期回路３の要部ブロック線図であり、基準周波数ら
を分周回路５，６によってそれぞれ１／Ｎ及び１／Ｍに
分周してｆ，，らの周波数とする。

その場合Ｍ＝ｋＮ、但しｋ之２に選定されている。パル
ス制御回路７は周波数ｆ，のパルスをそのまま又はｆ，
一ら（或いはｆ，十ｆ２）としして周波数らの分周回路
８に加えて１／Ｌに分周し、同期引込み時のサンプリン
グ周波数＄とする。周波数日のタイミング信号成分がサ
ンプリング回路９に加えられて、周波数＄でサンプリン
グされ、タイミング信号成分抽出回路１０に加えられる
。このタイミング信号成分抽出回路１０は例えば狭帯域
のディジタルフィル外こより構成されている。又サンプ
リング回路９の入力信号が純粋なタイミング信号であれ
ばタイミング信号成分抽出回路１０は省略することが可
能である。零クロス点検出回路１１は第２図について説
明したように、同期引込みが行なわれた状態においては
サンプル値が零又は零に近い値となり、このときのサン
プル時点を零クロス点と判定するもので、その零クロス
点検出信号をパルス制御回路７に加える。

パルス制御回路７は琴クロス点検出信号が入力しないと
き、即ち、同期引込みがなされていないときにはｆ，−
ｆ２＝ｆ３又はｆ，十ｆ２＝ｆ３の周波数のパルスを分
周回路８に加え、苓クロス点検出信号が入力していると
き、即ち同期が引込まれているときは定常状態としてｆ
，＝らの周波数のパルスを分周回路８に加えるものであ
る。即ち、同期引込みが行なわれていないときのサンプ
リング位相を、分周途中のパルスの除去又は挿入で大き
く変化さて同数引込みを行なうものである。それによっ
てタイミング位相同期引込みを高速で行なわせることが
できる。又零クロス点は、例えばａ，ｂは１８００位相
が異なり、何れか一方の零クロス点にだけ位相同期をと
ることが要望される場合がある。

例えば蓑クロス点ｂ，ｄ．・・・・…・・の如く正極性
から負極性に反転するときの零クロス点に位相同期をと
る場合は、１サンプル点或は数サンプル点前のサンプル
値の犠牲を記憶しておいて、サンプル値のの犠牲が正か
ら負に反転するようにサンプル値が懐斜をもっていて且
つサンプル値が霧又は零に近い値のときに彰クロス点と
判定する。又零クロス点例えばｂ，ｄ，……・・・の前
後のサンプル値の絶対値の比較を行ない、前のサンプル
値が大きい場合には叢クロス点検出回路１１からの制御
によりパルス制御回路７でパルスの挿入則ちＬ十ｆ２＝
ｆ３の周波数のパルスを出力し、後のサンプル値が大き
い場合にはパルスの除去即ちｆ，一２ ＝ｆ３の周波数
のパルスを出力するようにすれば、更に高速に雫クロス
点の検出則ち同期引込みが可能となる。ここで、サンプ
ル値の絶対値の比較を行なう回路の一例を第６図に示す
。

本図において、ＳＩＧＮＢＩＴはサインビット、＄はサ
ンプリング信号、２５はインバータ、２６，２７はアン
ド回路である。

即ち、Ｊビットの２の補数符号で表わされるタイミング
信号を入力とし、まず入力点でサインビットを他のビッ
トの排他的論理和を取ることにより絶対値としてラッチ
回路２１にラッチする。更に１サンプル前のサンプル値
を記憶しておくために、第２のラッチ回路２２を設け、
この２つのラッチ回路の出力Ａ，Ｂを振幅比較器２３に
入力して比較し、その比較結果をサインビットが前サン
プルで“１”（つまり負のサンプル）、現サンプルで“
０”（つまり正のサンプル）、つまり零クロス点がこの
右上りのサンプル点間にあるということを示すＡ＞Ｂと
いう条件が成立した時にフリツプフロツプ２４にラツチ
し、その結果が“１”であればパルス挿入、“０”であ
ればパルス除去を行なう。第５図は帯クロス点検出回路
の要部ブロック線図であり、Ｊビットの２の補数表示の
サンプル値の上位４ビット（符号ビットを含む）により
Ｓクロス点を検出する場合についてのものである。

サンプリング回路で周波数ＳＩこよりサンプリングされ
たタイミング信号成分の符号ビットを含むＪビット例え
ば９ビットの信号ＴＳはラツチ回賂１２にラツチされ、
符号ビットはフリツプフロツブ１３のＤ端子及びナンド
回路１５とノア回略１８に加えられる。又符号ビットを
除く上位３ビットはナンド回路１４及びノア回路１７に
加えられる。又１６はナンド回路、１９はインバータ、
２０はアンド回路であり、フリツプフロツプ１３は、１
サンプル前のサンプリング出力の極性を示すビット即ち
符号ビットを記憶するメモリに構成し、ナンド回路１４
及びノア回路１７は、現サンプリング出力の上位ビット
例えば上位３ビットの特性のパターンを検出するパター
ン検出回路を構成している。又ナンド回路１５，１６、
ノア回路１８、ィンバータ１９、ナンド回路２０により
、宏クロス点検出信号公を出力する検出信号生成回路．
を構成している。フリップフロップ１３は１サンプル前
の極性を記憶しておくもので、１サンプル前の極性が負
の場合にセットされてＱ様子出力が“１”となり、サン
プル値が負極性で符号ビットを除く上位３ビットが“１
１１”の場合、ナンド回路１４の出力が“０”、ノア回
路１７の出力が“０”となり、従ってナンド回路１６の
出力が“１”となるから、アンド回路２０の出力の零ク
ロス点検出信号ＺＳは“１”となる。

又サンプル値が正極性で符号ビットを除く上位３ビット
が“０００’’の場合、ナンド回路１４の出力は“１’
、ノア回路１７の出力は“１”となり、従ってナンド回
路１６の出力が‘‘１”となるから、アンド回路２０の
出力の多クロス点検出信号ＺＳは“１”となる。前述の
条件以外では零クロス点検出信号偽は“０”となる。
′前述の如く第５図に示す雰クロス点検出回
路は第２図の雫クロス点ａ，ｃ，ｅ，………の如く負極
性から正極性となる零クロス点を検出することができる
もので、その場合、符号ビットを除く上位３ビット程度
でもつて零クロス点近傍の検出が行なわれることになる
が、タイミング位相同期としては完全な多クロス点検出
でなくても充分である。

以上説明したように、本発明は、基準周波数の信号を分
周してサンプリングパルスを形成する分周回路５，６，
８等からなる分周手段と、サンプリング回路９と、琴ク
ロス点検出回路１１とを備えて、タイミング信号成分の
袋クロス点又はその近傍のサンプリング位相でないこと
を判定したときに、分周手段の分周途中に於いてパルス
制御回繁７等によりパルスの挿入又は除去を行ない、宏
クロス点又はその近傍のサンプリング位相であることを
判定したときは、基準周波数の信号を分周したサンプリ
ングパルスを出力するものである。

従って、分競途中にパルスの挿入又は除去を行なって分
周することにより、高速でサンプリング位相を変化させ
て、宏クロス点又はその近傍の検出を行なわせることが
できる。又前記零クロス点検出回路１１は、１サンプル
前のサンプリング出力の極性を示すビットを記憶するフ
リツプフロツプ１３等からなるメモリと、現サンプリン
グ出力の上位ビット例えば上位３ビットの“１１１”、
“００び等の特定パターンを検出するナンド回路１４及
び／ア回路１７等からなるパターン検出回路と、春クロ
ス点検出信号公を出力するためのナンド回路１５，１６
、ノア回路１８、インバータ１９、ナンド回路２０等か
らなる検出信号生成回路とから構成されているものであ
る。

前述の零クロス点検出回路１１に於いては、メモリによ
って１サンプル前のサンプリング出力磁性を記憶してお
くものであるから、現サンプルのサンプリング出力極性
と比較することによって、１サンプル前と現サンプルと
の間に零クロス点が存在したことを判別することができ
る。

従って、負極性から正極性に反転する若クロス点に位相
同期をとる場合等に於いて、その反対の正極性から負極
性に反転する雫クロス点と区別して判別することができ
る。又パターン検出回路により上位ビットの特定／ぐタ
ーンを検出することによって、サンプリング出力の値が
充分小さく、雫クロス点又はその近傍のサンプリング位
相であることを判別することができる。

この場合、サンプリング出力の全ビットを用いて完全な
零クロス点を検出することも可能であるが、ビット数が
多いことにより回路構成が複雑となる。しかし、本発明
のように、上位ビットの特定パターンを検出する構成と
したことにより、処理ビット数が少なくなって回路構成
が簡単化される利点がある。

【図面の簡単な説明】

第１図は従来のアナログのタイミング信号成分の雫クロ
ス点の説明図、第２図はタイミング信号成分のサンプリ
ングによる零クロス点検出の説明図、第３図は本発明の
実施例のブロック線図、第４図はタイミング信号成分抽
出回路及びタイミング同期回路の要部ブロック線図、第
５図は琴クロス点検出回路の要部ブロック線図、第６図
はサンプル値の絶対値比較回路である。 １はサンプリング回路、２はタイミング信号成分抽出回
路、３はタイミング同期回路、４はディジタル処理回路
、５，６，８は分周回路、７はパルス制御回路、９はサ
ンプリング回路、１０はタイミング信号成分抽出回路「
１１は零クロス点検出回路である。 オー図 オ２図 才３図 オ４図 才５図 が６図

Claims (1)

【特許請求の範囲】
1. １ 基準周波数を分周してサンプリングパルスを発生す
   る分周手段、該分周手段からのサンプリングパルスによ
   つてタイミング信号成分をサンプリングするサンプリン
   グ回路、該サンプリング回路のサンプリング出力を入力
   する零クロス点検出回路とを備え、該零クロス点検出回
   路により前記タイミング信号成分の零クロス点又はその
   近傍のサンプリング位相でないことを判定したとき、前
   記分周手段は分周途中に於いてパルスの挿入又は除去を
   行なつてサンプリングの位相を変化させ、前記零クロス
   点又はその近傍のサンプリング位相であることを判定し
   たとき、前記分周手段は基準周波数を分周したサンプリ
   ングパルスを出力するタイミング位相同期方式に於いて
   、前記零クロス点検出回路を、１サンプル前のサンプリ
   ング出力の極性を示すビツトを記憶するメモリと、現サ
   ンプリング出力の上位ビツトの特定パターンを検出する
   パターン検出回路と、前記メモリから特定の極性を示す
   ビツトが出力され、且つ前記パターン検出回路から検出
   信号が出力されたとき零クロス点検出信号を出力する検
   出信号生成回路とにより構成したことを特徴とするタイ
   ミング位相同期方式。