JPS60136329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60136329A JPS60136329A JP58243892A JP24389283A JPS60136329A JP S60136329 A JPS60136329 A JP S60136329A JP 58243892 A JP58243892 A JP 58243892A JP 24389283 A JP24389283 A JP 24389283A JP S60136329 A JPS60136329 A JP S60136329A
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- oxide film
- nitride film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の素子間分離用酸化膜の高精度化を
図って装置の高集積化を達成する半導体装置の製造方法
に関するものである。
図って装置の高集積化を達成する半導体装置の製造方法
に関するものである。
ＩＣ，ＬＳＩ等の半導体装置では半導体基板の主面に形
成される多数の素子を電気的に分離させる素子間分離領
域が必要とされるが、従来ではこの素子間分離領域の形
成にＬＯＣＯ８（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ
Ｓｉ １ｉｃｏｎ ）法が主に使われている。
成される多数の素子を電気的に分離させる素子間分離領
域が必要とされるが、従来ではこの素子間分離領域の形
成にＬＯＣＯ８（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ
Ｓｉ １ｉｃｏｎ ）法が主に使われている。
このＬＯＣＯ８法は、第１図（ａ）に示すように半導体
（シリコン）ウェーハｌの主面の活性部２を覆うように
薄い酸化膜（パッド酸化膜）３と窒化膜４を選択的に形
成した上で主面の酸化を行ない、同図＋ｂＪのよう忙被
膜されていない部分ＶＣ素子間分離領域としてのフィー
ルド酸化膜５を形成する方法である。
（シリコン）ウェーハｌの主面の活性部２を覆うように
薄い酸化膜（パッド酸化膜）３と窒化膜４を選択的に形
成した上で主面の酸化を行ない、同図＋ｂＪのよう忙被
膜されていない部分ＶＣ素子間分離領域としてのフィー
ルド酸化膜５を形成する方法である。
しかしながらこの方法では、フィールド酸化時にパッド
酸化膜３を通して窒化膜４で被覆された活性部２にも酸
素が拡散し、そ−の結果窒化膜４の下側においても端の
部分から酸化が進行し、断面形状が鳥の口ばしに似た、
いわゆるバーズビーク６が発生する。このバーズビーク
６の長さは窒化膜４の厚さ、パッド酸化膜３の厚さ、フ
ィールド酸化膜５の厚さ等に依存するが、これらの条件
を最適に選んでもバーズビークの長さを０．５ ｔｉｍ
以下にすることは極めて困難である。このため、同図
ｔｅｌに合わせて示すように１バーズビーク６が活性部
２に侵入した状態となりバーズビークの分だけ活性部２
の面積が減少すると同時に、フォトマスクパターンと実
際に完成される形状との間にくい違いが生じてしまう。
酸化膜３を通して窒化膜４で被覆された活性部２にも酸
素が拡散し、そ−の結果窒化膜４の下側においても端の
部分から酸化が進行し、断面形状が鳥の口ばしに似た、
いわゆるバーズビーク６が発生する。このバーズビーク
６の長さは窒化膜４の厚さ、パッド酸化膜３の厚さ、フ
ィールド酸化膜５の厚さ等に依存するが、これらの条件
を最適に選んでもバーズビークの長さを０．５ ｔｉｍ
以下にすることは極めて困難である。このため、同図
ｔｅｌに合わせて示すように１バーズビーク６が活性部
２に侵入した状態となりバーズビークの分だけ活性部２
の面積が減少すると同時に、フォトマスクパターンと実
際に完成される形状との間にくい違いが生じてしまう。
これらのことはバーズビーりの長さが大きい場合には素
子の集積密度はある限度以上に上げられないことＫなり
、たとえば同図のようにレジストパターン寸法ａをａ＝
２μｍＫした場合、０．５μｍのバーズビークが存在し
ていると集積密度は存在していない場合の約７０−にな
る。この集積密度の減少傾向は前記パターン寸法ａが小
さくなればなるほど著しいものとなる（８峰エレクトロ
ニクス１９８２年３月２９日号ｐ９０〜）。
子の集積密度はある限度以上に上げられないことＫなり
、たとえば同図のようにレジストパターン寸法ａをａ＝
２μｍＫした場合、０．５μｍのバーズビークが存在し
ていると集積密度は存在していない場合の約７０−にな
る。この集積密度の減少傾向は前記パターン寸法ａが小
さくなればなるほど著しいものとなる（８峰エレクトロ
ニクス１９８２年３月２９日号ｐ９０〜）。
本発明の目的はバーズビークを生じることなく素子間分
離領域を形成でき、活性部の面積の低減やパターン形状
とのくい違いを防止し、これ罠より集積密度の高い半導
体装置を得ることのできる半導体装置の製造方法を提供
することＫある。
離領域を形成でき、活性部の面積の低減やパターン形状
とのくい違いを防止し、これ罠より集積密度の高い半導
体装置を得ることのできる半導体装置の製造方法を提供
することＫある。
本発明の前記ならび忙そのはかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらか罠なるであ
ろう。
本明細書の記述および添付図面からあきらか罠なるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、活性部を被覆した窒化膜の端面ないし半導体
基板の工、、チング端面を多結晶シリコン膜で優った上
でフィールド酸化を行なうことにより、パッド酸化膜を
通した酸素の急速な拡散を防いでバーズビークの発生を
抑制し、これにより半導体装置の高集積化を達成するも
のである。
基板の工、、チング端面を多結晶シリコン膜で優った上
でフィールド酸化を行なうことにより、パッド酸化膜を
通した酸素の急速な拡散を防いでバーズビークの発生を
抑制し、これにより半導体装置の高集積化を達成するも
のである。
第２図囚〜ＩＦＩは本発明をＮＭＯ８型メモサメモリし
た実施例を示しており、以下工程順に説明する。
た実施例を示しており、以下工程順に説明する。
先ず同図へ）のようにＰ型シリコン基板１０の主面を軽
く熱酸化して全面にパッド酸化膜（８ｉ０゜膜）１１を
形成し、更にその上ＫＣＶＤ法等によりシリコン窒化膜
（５ｉｓＮ＋ ） ｌ ２を堆積形成する。
く熱酸化して全面にパッド酸化膜（８ｉ０゜膜）１１を
形成し、更にその上ＫＣＶＤ法等によりシリコン窒化膜
（５ｉｓＮ＋ ） ｌ ２を堆積形成する。
次に、この窒化膜（以下シリコン窒化膜をこの様に称す
る）１２の上忙ホトレジスト膜１３を形成し、パターン
露光、現像等を行なり・Ｃ活性領域１４上にのみホトレ
ジスト膜を残存させる。その上で、このホトレジスト膜
をマスクとして同図ＩＪ３＋のように窒化膜１２とパッ
ド酸化Ｂｉｔをエツチング除去し、更にシリコン基板１
０の主面をも若干の厚さにわたってエツチングする。
る）１２の上忙ホトレジスト膜１３を形成し、パターン
露光、現像等を行なり・Ｃ活性領域１４上にのみホトレ
ジスト膜を残存させる。その上で、このホトレジスト膜
をマスクとして同図ＩＪ３＋のように窒化膜１２とパッ
ド酸化Ｂｉｔをエツチング除去し、更にシリコン基板１
０の主面をも若干の厚さにわたってエツチングする。
次いで、同図ｔｃ＋のように、前記ホトレジスト膜１３
を除去した上で、ＣＶＤ法によりポリシリコン（多結晶
シリコン）１５を全面に堆積する。そして、このポリシ
リコン１５１Ｃ対して反応性イオンエツチング（ＲＩＥ
）を施すことにより、同図ｐ）のように、ポリシリコン
１５は活性領域を形成 。
を除去した上で、ＣＶＤ法によりポリシリコン（多結晶
シリコン）１５を全面に堆積する。そして、このポリシ
リコン１５１Ｃ対して反応性イオンエツチング（ＲＩＥ
）を施すことにより、同図ｐ）のように、ポリシリコン
１５は活性領域を形成 。
する部分の側面、換言すればシリコン基板１０の工、ソ
チング端面、パッド酸化膜１１の端面および窒化膜１２
の端面にわたる部分にのみこれら端面を覆うように残存
される。
チング端面、パッド酸化膜１１の端面および窒化膜１２
の端面にわたる部分にのみこれら端面を覆うように残存
される。
この状態で主面の熱酸化を行なえば、同図Ｅ）のように
素子間分離領域にのみフィールド酸化膜１６が形成され
る一方、活性領域には酸化が侵入せずバーズビークは発
生しない。したがって、窒化膜１２を除去した後に全体
の酸化膜を軽くエツチングすれば、同図（ＦＪに示すフ
ィールド酸化膜構造が完成される。
素子間分離領域にのみフィールド酸化膜１６が形成され
る一方、活性領域には酸化が侵入せずバーズビークは発
生しない。したがって、窒化膜１２を除去した後に全体
の酸化膜を軽くエツチングすれば、同図（ＦＪに示すフ
ィールド酸化膜構造が完成される。
前記バーズビークの形成が抑制される理由は次のように
考察される。一般に酸素の拡散は酸化膜中ではシリコン
単結晶中より１桁以上早い。したがって従来のＬＯＣＯ
８法ではパ・ソド酸化膜を通して窒化膜端面から酸素が
横方向に拡散するために、その上に窒化膜が存在してい
るのＫもかかわらずパッド酸化膜の下のシリコンが酸化
されてしまう。そして、この酸化は窒化膜端面に近いほ
ど著しく、その結果鳥の口ばし状の酸化膜、つまりバー
ズビークが形成される。しかしながら前例の方法では、
ポリシリコン膜１５がパッド酸化膜１１を被覆している
ためにポリシリコン膜１５が完全に酸化さｈるまでは酸
素は窒化膜１２の下のシリコン（基板）１０４で達しな
い。オだ、ポリシリコン膜１５か完全に酸化された後で
あっても、このように端面に形成された酸化膜１６の厚
さが大きいため圧室化膜１２の下ではシリコン酸化はほ
とんど進行せず、バーズビークの形成はほとんどない。
考察される。一般に酸素の拡散は酸化膜中ではシリコン
単結晶中より１桁以上早い。したがって従来のＬＯＣＯ
８法ではパ・ソド酸化膜を通して窒化膜端面から酸素が
横方向に拡散するために、その上に窒化膜が存在してい
るのＫもかかわらずパッド酸化膜の下のシリコンが酸化
されてしまう。そして、この酸化は窒化膜端面に近いほ
ど著しく、その結果鳥の口ばし状の酸化膜、つまりバー
ズビークが形成される。しかしながら前例の方法では、
ポリシリコン膜１５がパッド酸化膜１１を被覆している
ためにポリシリコン膜１５が完全に酸化さｈるまでは酸
素は窒化膜１２の下のシリコン（基板）１０４で達しな
い。オだ、ポリシリコン膜１５か完全に酸化された後で
あっても、このように端面に形成された酸化膜１６の厚
さが大きいため圧室化膜１２の下ではシリコン酸化はほ
とんど進行せず、バーズビークの形成はほとんどない。
なお、以上のように、フィールド酸化膜１６を形成した
後、第３図のように活性領域１４にゲート酸化膜１７、
多結晶シリコンＮＩＫよるゲート電極１８、ソース領域
１９およびドレイン領域２０からなるＮチャネル型のＭ
ＯＢ）ランジスタを形成できる。
後、第３図のように活性領域１４にゲート酸化膜１７、
多結晶シリコンＮＩＫよるゲート電極１８、ソース領域
１９およびドレイン領域２０からなるＮチャネル型のＭ
ＯＢ）ランジスタを形成できる。
このようにして形成さＪまたＮＭＯ８）ランジスタを用
いて構成したメモリ素子のダイナミックラム（ＤＲＡＭ
）では、従来と同じ設計ルールで構成される２μｍプロ
セスの場合に集積度を１．４倍に向上させることができ
た。
いて構成したメモリ素子のダイナミックラム（ＤＲＡＭ
）では、従来と同じ設計ルールで構成される２μｍプロ
セスの場合に集積度を１．４倍に向上させることができ
た。
第４回置、 １１３１は変形例を示しており、フィール
ド酸化膜形成部分のシリコン基板１０を工・ｙ ＋ ７
グしない場合の形成方法を示している。
ド酸化膜形成部分のシリコン基板１０を工・ｙ ＋ ７
グしない場合の形成方法を示している。
即ち、同図（５）のように、段差を大きくするためにシ
リコン基板１０上に形成したパッド酸化膜１１と策化膜
１２との間にポリシリコン膜２１を形成し、その上でこ
れらの膜の端面な前例と同様にポリシリコン１５Ａで被
覆しＣ（同図（均）フィールド酸化膜を形成する。この
ようにすれば、ポリシリコン膜２１の形成により多重膜
構成となって窒化膜１２のシリコン基板１０への応力が
緩和されるばかりでなく、同図（Ｂ）のように外部界囲
気からパッド酸化膜１１への実効距離が拡大され、熱酸
化した場合にバーズビークの成長が抑制される。
リコン基板１０上に形成したパッド酸化膜１１と策化膜
１２との間にポリシリコン膜２１を形成し、その上でこ
れらの膜の端面な前例と同様にポリシリコン１５Ａで被
覆しＣ（同図（均）フィールド酸化膜を形成する。この
ようにすれば、ポリシリコン膜２１の形成により多重膜
構成となって窒化膜１２のシリコン基板１０への応力が
緩和されるばかりでなく、同図（Ｂ）のように外部界囲
気からパッド酸化膜１１への実効距離が拡大され、熱酸
化した場合にバーズビークの成長が抑制される。
なお、第５図のようｒｉｃ鼠化膜１２の上にＣＶＤ法等
により酸化膜（シリコン酸化膜）２２を堆積させた３Ｍ
膜でも同様の効果かある。
により酸化膜（シリコン酸化膜）２２を堆積させた３Ｍ
膜でも同様の効果かある。
更に前記各実施例では、第６図へ）−均に示すように、
窒化膜１２やシリコン基板１０のエツチング端面にポリ
シリコン１５を被覆しているため、（５）の状態で熱酸
化すると、ポリシリコン１５の膜厚等の条件によっては
（ＢＪのように窒化膜１２の端部で酸化膜１６が盛り上
り、窒化膜１２を除いた後に平滑な表面が得がたい場合
がある。このような場合には、同図１ｃＩのようＫＣＶ
Ｄの酸化膜（シリコン酸化膜）２３を全体に被着した後
、その上にホトレジスト２４を塗布形成して表面の平坦
化を図る。この場合、ホトレジスト２４０対ドライエツ
チング性（エツチングレート）はＣＶＤ酸化膜２３と略
同じものであることが好ましい。そして、全面にドライ
エツチングを施して活性領域上の酸化膜１１ｄｉ完全に
除去されるまでエツチングを行なえば、同図（Ｄ）のよ
うに平滑な表面を得ることができる。
窒化膜１２やシリコン基板１０のエツチング端面にポリ
シリコン１５を被覆しているため、（５）の状態で熱酸
化すると、ポリシリコン１５の膜厚等の条件によっては
（ＢＪのように窒化膜１２の端部で酸化膜１６が盛り上
り、窒化膜１２を除いた後に平滑な表面が得がたい場合
がある。このような場合には、同図１ｃＩのようＫＣＶ
Ｄの酸化膜（シリコン酸化膜）２３を全体に被着した後
、その上にホトレジスト２４を塗布形成して表面の平坦
化を図る。この場合、ホトレジスト２４０対ドライエツ
チング性（エツチングレート）はＣＶＤ酸化膜２３と略
同じものであることが好ましい。そして、全面にドライ
エツチングを施して活性領域上の酸化膜１１ｄｉ完全に
除去されるまでエツチングを行なえば、同図（Ｄ）のよ
うに平滑な表面を得ることができる。
（１） フィールド酸化膜を形成する際のマスクとして
の窒化膜の端面を多結晶シリコンで覆った上で酸化を行
なってフィールド酸化膜を形成しているので、バーズビ
ークの発生を抑制し、活性領域の面積の砥液や形状のく
い違いを防止して素子の集積度を向上できる。
の窒化膜の端面を多結晶シリコンで覆った上で酸化を行
なってフィールド酸化膜を形成しているので、バーズビ
ークの発生を抑制し、活性領域の面積の砥液や形状のく
い違いを防止して素子の集積度を向上できる。
（２）半導体基板を窒化膜に沿ってエツチングした上で
このエツチング端面をも多結晶シリコンで被覆している
ので、バーズビークの抑制をより効果的に行なうことが
できる。
このエツチング端面をも多結晶シリコンで被覆している
ので、バーズビークの抑制をより効果的に行なうことが
できる。
（３）形成したフィールド酸化膜上に塗布膜を形成した
上でこれをエツチングバックしているので、フィールド
酸化膜はもとより半導体基板全体の表面の平滑化を達成
できる。
上でこれをエツチングバックしているので、フィールド
酸化膜はもとより半導体基板全体の表面の平滑化を達成
できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチチャネルＭＯ８
）ランジスタに適用した場合について説明したが、それ
に限定されるものではなく、ＰチャネルＭＵＳＩＣ，相
補型ＭＯ８（０ＭＯ８）等のＭＯ８ＩＣデバイスの外バ
イポーラＩＣデバイスにも適用できる。
をその背景となった利用分野であるＮチチャネルＭＯ８
）ランジスタに適用した場合について説明したが、それ
に限定されるものではなく、ＰチャネルＭＵＳＩＣ，相
補型ＭＯ８（０ＭＯ８）等のＭＯ８ＩＣデバイスの外バ
イポーラＩＣデバイスにも適用できる。
第１１八）〜Ｃ）は従来方法を説明する図で、八）。
ｔｏ＋は工程断面図で１０１図のＡ−Ａ線断面図、１０
３は平面図、 第２図（５）〜（ト）は本発明方法の工程断面図、第３
図はＭＯＳ ）ランジスタ完成時の斜視断面図、 第４図（５）、 （Ｂ）は変形例の一部の工程断面図、
第５図は更に他の変形例の一部工程断面図、第６図四〜
υ）は平滑化を図るための工程断面図である。 １０・・半導体基板、１１−・・パッド酸化膜、１２・
・・窒化膜、１３・・・ホトレジスト、１４・・・活性
部（領域） 、 １５・・・ポリシリコン、１６・・フ
ィールド酸化膜、２１・・・ポリシリコン膜、２２・・
・ＣＶＤ酸化膜、２３・・・ＣＶＤ酸化膜、２４・・・
ホトレジスト。 第 １ 図 第 ２ 図 ／ｌ１１ 第 ４ 図 第 ５ 図 第 ６ 図
３は平面図、 第２図（５）〜（ト）は本発明方法の工程断面図、第３
図はＭＯＳ ）ランジスタ完成時の斜視断面図、 第４図（５）、 （Ｂ）は変形例の一部の工程断面図、
第５図は更に他の変形例の一部工程断面図、第６図四〜
υ）は平滑化を図るための工程断面図である。 １０・・半導体基板、１１−・・パッド酸化膜、１２・
・・窒化膜、１３・・・ホトレジスト、１４・・・活性
部（領域） 、 １５・・・ポリシリコン、１６・・フ
ィールド酸化膜、２１・・・ポリシリコン膜、２２・・
・ＣＶＤ酸化膜、２３・・・ＣＶＤ酸化膜、２４・・・
ホトレジスト。 第 １ 図 第 ２ 図 ／ｌ１１ 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 ■、半導体基板の主面上の活性部に窒化膜を形成し、か
つ表面酸化を行なって前記窒化膜の存在しない主面領域
にフィールド酸化膜を形成する方法において、前記窒化
膜の形成後にこの窒化膜の端面を多結晶シリコンで覆っ
た上で前記酸化を行なうことを特徴とする半導体装置の
製造方法。 ２、前記窒化膜の形成後にこの窒化膜をマスクにして半
導体基板をエツチングし、この窒化膜およびこのエツチ
ング端面なポリシリコンで覆ってなる特許請求の範囲第
１項記載の半導体装置の製造方法。 ８、形成したフィールド酸化膜上に塗布膜を形成して表
面を平坦化し、かつこれをエツチングバックしてフィー
ルド酸化膜ないし半導体基板の平坦化を図ってなる特許
請求の範囲第１項又は第２項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243892A JPS60136329A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243892A JPS60136329A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136329A true JPS60136329A (ja) | 1985-07-19 |
Family
ID=17110542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243892A Pending JPS60136329A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161851A (ja) * | 1987-12-18 | 1989-06-26 | Sony Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-26 JP JP58243892A patent/JPS60136329A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161851A (ja) * | 1987-12-18 | 1989-06-26 | Sony Corp | 半導体装置の製造方法 |
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