JPH0338733B2 - - Google Patents
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- Publication number
- JPH0338733B2 JPH0338733B2 JP61280591A JP28059186A JPH0338733B2 JP H0338733 B2 JPH0338733 B2 JP H0338733B2 JP 61280591 A JP61280591 A JP 61280591A JP 28059186 A JP28059186 A JP 28059186A JP H0338733 B2 JPH0338733 B2 JP H0338733B2
- Authority
- JP
- Japan
- Prior art keywords
- oxidation
- film
- resistant film
- opening
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもの
で、特に素子分離法に使用されるものである。
で、特に素子分離法に使用されるものである。
（従来の技術）
従来、半導体集積回路の素子分離には選択酸化
法が用いられていた。この選択酸化法を第４図な
いし第６図を用いて説明する。
法が用いられていた。この選択酸化法を第４図な
いし第６図を用いて説明する。
まず第４図に示すようにシリコン基板１１を熱
酸化してパツド酸化膜１２を例えば900Å成長さ
せる。その後シリコン酸化膜１３を例えば3000Å
堆積する。次いで第５図に示すように写真蝕刻法
によつてシリコン窒化膜１３をパターニングして
開口部を設ける。次いで第６図に示すようにシリ
コン窒化膜１３を耐酸化膜として、選択酸化を行
ない、酸化膜１４を例えば8000Å成長させ、その
後シリコン窒化膜１３をRIE（反応性イオンエツ
チング）によつて除去して、素子分離用のフイー
ルド酸化膜が完成した。
酸化してパツド酸化膜１２を例えば900Å成長さ
せる。その後シリコン酸化膜１３を例えば3000Å
堆積する。次いで第５図に示すように写真蝕刻法
によつてシリコン窒化膜１３をパターニングして
開口部を設ける。次いで第６図に示すようにシリ
コン窒化膜１３を耐酸化膜として、選択酸化を行
ない、酸化膜１４を例えば8000Å成長させ、その
後シリコン窒化膜１３をRIE（反応性イオンエツ
チング）によつて除去して、素子分離用のフイー
ルド酸化膜が完成した。
（発明が解決しようとする問題点）
従来技術であるLOCOS法は、素子分離技術と
して半導体技術にひろく用いられている。しか
し、いわゆる「バーズビーク」のため素子分離領
域の微細化の障害となつている。そのため、耐酸
化膜である窒化膜厚を厚くすればバーズビークを
おさえることができるが、窒化膜は非常に硬質で
その膜厚が厚すきると、窒化膜開口部のエツジ部
でのシリコン基板へのストレスが大きくなり、シ
リコン基板１１に結晶欠陥が入つてしまうという
問題が起きてくる。また窒化膜開口部が微細化し
てくると、バーズビーク形成のため、フイールド
酸化膜が窒化膜開口部での酸化剤不足のため、フ
イールド膜減りする問題もおこつている。
して半導体技術にひろく用いられている。しか
し、いわゆる「バーズビーク」のため素子分離領
域の微細化の障害となつている。そのため、耐酸
化膜である窒化膜厚を厚くすればバーズビークを
おさえることができるが、窒化膜は非常に硬質で
その膜厚が厚すきると、窒化膜開口部のエツジ部
でのシリコン基板へのストレスが大きくなり、シ
リコン基板１１に結晶欠陥が入つてしまうという
問題が起きてくる。また窒化膜開口部が微細化し
てくると、バーズビーク形成のため、フイールド
酸化膜が窒化膜開口部での酸化剤不足のため、フ
イールド膜減りする問題もおこつている。
本発明は上記実情に鑑みてなされたもので、バ
ーズビークを抑えかつ半導体基板の結晶欠陥のな
い微細化可能な選択酸化法を有した半導体装置の
製造方法を提供しようとするものである。
ーズビークを抑えかつ半導体基板の結晶欠陥のな
い微細化可能な選択酸化法を有した半導体装置の
製造方法を提供しようとするものである。
［発明の構成］
（問題点を解決するための手段と作用）
本発明は、耐酸化膜パターンのエツジ部のみを
薄くし、その他の領域を厚くすることで、半導体
基板にかかるストレスを極少化して結晶欠陥を防
ぎかつバーズビークを抑える。そのために半導体
基板上の第１の薄い耐酸化膜（窒化膜等）上に、
耐酸化膜削除時に削除しにくい物質膜を介して厚
い第２の耐酸化膜を堆積し、該膜をパターニング
後、該膜の開口より狭くした開口で第１の耐酸化
膜をパターニング後、フイールド酸化するもので
ある。
薄くし、その他の領域を厚くすることで、半導体
基板にかかるストレスを極少化して結晶欠陥を防
ぎかつバーズビークを抑える。そのために半導体
基板上の第１の薄い耐酸化膜（窒化膜等）上に、
耐酸化膜削除時に削除しにくい物質膜を介して厚
い第２の耐酸化膜を堆積し、該膜をパターニング
後、該膜の開口より狭くした開口で第１の耐酸化
膜をパターニング後、フイールド酸化するもので
ある。
（実施例）
以下図面を参照して本願の第１及び第２の発明
の実施例を説明する。第１図は本発明に至る前の
例で、第１図ａに示される如くシリコン基板２１
を酸化して、パツド酸化膜２２を例えば500Å成
長させ、その上に第１の窒化膜２３を1000Å堆積
し、その後CVD SiO2膜（CVDによるSiO2膜）
２４を500Å堆積する。次に第１図ｂに示すよう
に第２の窒化膜２５を堆積し、その上にレジスト
膜２６を設けてこれをパターニング後、CDE（等
方性ドライエツチング）で等方的に第２の窒化膜
２５をエツチングパターニングする。このとき窒
化膜２５はレジスト２６の開口エツジ付近の下ま
でエツチングされるが、窒化膜２５は膜２５に保
護され何らの影響を受けない。次に第１図ｃに示
すように方向性のあるエツチング例えばRIE（反
応性イオンエツチング）によつてCVD SiO2膜２
４と第１の窒化膜２３をエツチングパターニング
する。これにより第２の窒化膜２５の開口部２５
１より狭い開口部２３1を第１の窒化膜２３につく
ることができる。その後第１図ｄの如くレジスト
膜２６をエツチング除去して選択酸化を行ない、
フイールド酸化膜２７を例えば8000Å成長させて
素子分離領域が完成するものである。
の実施例を説明する。第１図は本発明に至る前の
例で、第１図ａに示される如くシリコン基板２１
を酸化して、パツド酸化膜２２を例えば500Å成
長させ、その上に第１の窒化膜２３を1000Å堆積
し、その後CVD SiO2膜（CVDによるSiO2膜）
２４を500Å堆積する。次に第１図ｂに示すよう
に第２の窒化膜２５を堆積し、その上にレジスト
膜２６を設けてこれをパターニング後、CDE（等
方性ドライエツチング）で等方的に第２の窒化膜
２５をエツチングパターニングする。このとき窒
化膜２５はレジスト２６の開口エツジ付近の下ま
でエツチングされるが、窒化膜２５は膜２５に保
護され何らの影響を受けない。次に第１図ｃに示
すように方向性のあるエツチング例えばRIE（反
応性イオンエツチング）によつてCVD SiO2膜２
４と第１の窒化膜２３をエツチングパターニング
する。これにより第２の窒化膜２５の開口部２５
１より狭い開口部２３1を第１の窒化膜２３につく
ることができる。その後第１図ｄの如くレジスト
膜２６をエツチング除去して選択酸化を行ない、
フイールド酸化膜２７を例えば8000Å成長させて
素子分離領域が完成するものである。
第２図は本願の第１の発明の実施例である。即
ち第１図の場合と同様に第２の窒化膜２５を堆積
後、これを写真蝕刻法等によりパターニングし、
第２の窒化膜２５上に該膜２５よりかなり軟質の
物質例えばCVD SiO2を例えば2000Å堆積後、
RIEでCVD SiO2をエツチバツクすることによ
り、第２の窒化膜２５の開口内面にCVD SiO2膜
よりなる側壁２８を形成する。その後側壁２８、
窒化膜２５をマスクとしてRIEによつて第１の窒
化膜２３をパターニングすれば、第１図の場合と
同じように窒化膜２３の開口エツジ部が薄い状態
でフイールド酸化を行なえるものである。
ち第１図の場合と同様に第２の窒化膜２５を堆積
後、これを写真蝕刻法等によりパターニングし、
第２の窒化膜２５上に該膜２５よりかなり軟質の
物質例えばCVD SiO2を例えば2000Å堆積後、
RIEでCVD SiO2をエツチバツクすることによ
り、第２の窒化膜２５の開口内面にCVD SiO2膜
よりなる側壁２８を形成する。その後側壁２８、
窒化膜２５をマスクとしてRIEによつて第１の窒
化膜２３をパターニングすれば、第１図の場合と
同じように窒化膜２３の開口エツジ部が薄い状態
でフイールド酸化を行なえるものである。
第３図は本願の第２の発明の実施例である。即
ち第２の窒化膜２５を堆積後、多結晶シリコン膜
２９を例えば4000Å堆積し、写真蝕刻法で多結晶
シリコン膜２９と第２の窒化膜２５をパターニン
グする（第３図ａ。その後多結晶シリコン膜２９
をその表面及び開口側面を露出させたまま熱酸化
後（これにより熱酸化膜３０は膨張する）、その
酸化膜３０をマスクにして物質膜２４、第１の窒
化膜２３をパターニングし（第３図ｂ、その後フ
イールド酸化するものである。前記各実施例で示
したように、窒化膜開口エツジ部では第１の窒化
膜２３は薄く、その他の領域では第１の窒化膜２
３及び第２の窒化膜２５で覆われて厚いため、窒
化膜開口エツジ部でのストレスが緩和され、従つ
てSi基板２１の結晶欠陥を防ぎ、かつバーズビー
クを抑えることができる。また第２図、第３図の
如く、第２の窒化膜２５をパターニング後、第１
の窒化膜開口部２３1を形成するためのマスクと
なる開口部を、側壁２８、酸化膜３０の膨出部で
狭くしたため、レジストパターンよりも微細化が
可能で、より微細化された素子分離が実現でき
る。その上パツド酸化膜２２がないと、一段とバ
ーズビークを抑えることができるものである。ま
た第２図、第３図に示す如く、耐酸化膜２３の開
口部を形成するためのとなる開口部を、側壁２
８、多結晶シリコンの熱酸化膜３０で狭くするこ
とにより、側壁２８を用いる場合はその厚みを大
とすることにより、また酸化膜３０を用いる場合
はその表面及び開口側面を露出させたまま酸化形
成してはり出させることにより、開口部の大幅縮
小が短時間で行なえるものである。
ち第２の窒化膜２５を堆積後、多結晶シリコン膜
２９を例えば4000Å堆積し、写真蝕刻法で多結晶
シリコン膜２９と第２の窒化膜２５をパターニン
グする（第３図ａ。その後多結晶シリコン膜２９
をその表面及び開口側面を露出させたまま熱酸化
後（これにより熱酸化膜３０は膨張する）、その
酸化膜３０をマスクにして物質膜２４、第１の窒
化膜２３をパターニングし（第３図ｂ、その後フ
イールド酸化するものである。前記各実施例で示
したように、窒化膜開口エツジ部では第１の窒化
膜２３は薄く、その他の領域では第１の窒化膜２
３及び第２の窒化膜２５で覆われて厚いため、窒
化膜開口エツジ部でのストレスが緩和され、従つ
てSi基板２１の結晶欠陥を防ぎ、かつバーズビー
クを抑えることができる。また第２図、第３図の
如く、第２の窒化膜２５をパターニング後、第１
の窒化膜開口部２３1を形成するためのマスクと
なる開口部を、側壁２８、酸化膜３０の膨出部で
狭くしたため、レジストパターンよりも微細化が
可能で、より微細化された素子分離が実現でき
る。その上パツド酸化膜２２がないと、一段とバ
ーズビークを抑えることができるものである。ま
た第２図、第３図に示す如く、耐酸化膜２３の開
口部を形成するためのとなる開口部を、側壁２
８、多結晶シリコンの熱酸化膜３０で狭くするこ
とにより、側壁２８を用いる場合はその厚みを大
とすることにより、また酸化膜３０を用いる場合
はその表面及び開口側面を露出させたまま酸化形
成してはり出させることにより、開口部の大幅縮
小が短時間で行なえるものである。
［発明の効果］
以上説明した如く本発明によれば、バーズビー
クを抑え、半導体基板の結晶欠陥がなく、比較的
簡単かつ短時間作業で微細化が可能な選択酸化法
を有した半導体装置の製造方法が提供できるもの
である。
クを抑え、半導体基板の結晶欠陥がなく、比較的
簡単かつ短時間作業で微細化が可能な選択酸化法
を有した半導体装置の製造方法が提供できるもの
である。
第１図は本発明に至る前の素子分離形成の工程
説明図、第２図、第３図は本願の第１、第２の発
明の各実施例の工程説明図、第４図ないし第６図
は従来例の工程説明図である。 ２１……シリコン基板、２２……パツド酸化
膜、２３……第１の窒化膜（第１の耐酸化膜）、
２３1，２５2……開口部、２４，２８……CVD
SiO2膜、２６……レジスト膜、２７……フイー
ルド酸化膜、２９……多結晶シリコン、３０……
酸化膜。
説明図、第２図、第３図は本願の第１、第２の発
明の各実施例の工程説明図、第４図ないし第６図
は従来例の工程説明図である。 ２１……シリコン基板、２２……パツド酸化
膜、２３……第１の窒化膜（第１の耐酸化膜）、
２３1，２５2……開口部、２４，２８……CVD
SiO2膜、２６……レジスト膜、２７……フイー
ルド酸化膜、２９……多結晶シリコン、３０……
酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 耐酸化膜パターンを半導体基板表面に形成
後、該半導体基板を選択的に酸化して素子分離を
行なう半導体装置の製造方法において、前記半導
体基板上に第１の耐酸化膜を堆積する工程と、前
記第１の耐酸化膜上に該膜の保護用の第１の物質
膜を形成する工程と、前記第１の物質膜上に前記
第１の耐酸化膜より厚い第２の耐酸化膜を堆積す
る工程と、前記第２の耐酸化膜をパターニング
後、この第２の耐酸化膜の露出表面及び前記第１
の物質膜の露出表面に第１の耐酸化膜より軟質の
第２の物質を形成し、前記第２の物質膜を方向性
あるエツチングでエツチバツクすることにより、
前記第１の耐酸化膜の開口部を形成するためのマ
スクである第２の耐酸化膜の開口部を狭くするた
め、前記第２の耐酸化膜の開口部の内面に第２の
物質膜からなる側壁を残存形成する工程と、前記
第２の耐酸化膜及び側壁をマスクとして前記第１
の物質膜、第１の耐酸化膜に開口部を設ける工程
とを具備し、前記第１の物質膜は第２の耐酸化膜
に対しエツチングに関して選択性があるものであ
ることを特徴とする半導体装置の製造方法。 ２ 前記第１、第２の耐酸化膜が窒化膜で、前記
第１の物質膜がCVD SiO2膜であることを特徴と
する特許請求の範囲第１項に記載の半導体装置の
製造方法。 ３ 耐酸化膜パターンを半導体基板表面に形成
後、該半導体基板を選択的に酸化して素子分離を
行なう半導体装置の製造方法において、前記半導
体基板上に第１の耐酸化膜を堆積する工程と、前
記第１の耐酸化膜上に該膜の保護用の第１の物質
膜を形成する工程と、前記第１の物質膜上に前記
第１の耐酸化膜より厚い第２の耐酸化膜を堆積す
る工程と、前記第２の耐酸化膜上にマスク用多結
晶シリコン層を形成する工程と、前記第２の耐酸
化膜上のマスク用多結晶シリコン層により第２の
耐酸化膜をパターニング後、前記多結晶シリコン
層の表面及び開口部側面を露出させたまま前記多
結晶シリコン層の前記第１の耐酸化膜パターニン
グ用開口部を酸化で狭くする工程と、この工程で
狭く形成された前記第１の耐酸化膜パターニング
用開口部を有する第２の耐酸化膜をマスクとして
前記第１の物質膜、第１の耐酸化膜に方向性ある
エツチングで開口部を設ける工程とを具備したこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28059186A JPS63136548A (ja) | 1986-11-27 | 1986-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28059186A JPS63136548A (ja) | 1986-11-27 | 1986-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136548A JPS63136548A (ja) | 1988-06-08 |
| JPH0338733B2 true JPH0338733B2 (ja) | 1991-06-11 |
Family
ID=17627162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28059186A Granted JPS63136548A (ja) | 1986-11-27 | 1986-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136548A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960011859B1 (ko) * | 1993-04-22 | 1996-09-03 | 현대전자산업 주식회사 | 반도체 소자의 필드 산화막 형성방법 |
| KR960006975B1 (ko) * | 1993-05-21 | 1996-05-25 | 현대전자산업주식회사 | 반도체 소자의 필드 산화막 형성 방법 |
| KR960006976B1 (ko) * | 1993-05-21 | 1996-05-25 | 현대전자산업주식회사 | 반도체 소자의 필드 산화막 제조 방법 |
| US5679600A (en) * | 1995-10-11 | 1997-10-21 | Micron Technology, Inc. | Double locos for submicron isolation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068631A (ja) * | 1983-09-26 | 1985-04-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6144442A (ja) * | 1984-08-08 | 1986-03-04 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-27 JP JP28059186A patent/JPS63136548A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136548A (ja) | 1988-06-08 |
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