JPS60137149A - デイジタル同期伝送方式 - Google Patents
デイジタル同期伝送方式Info
- Publication number
- JPS60137149A JPS60137149A JP58248172A JP24817283A JPS60137149A JP S60137149 A JPS60137149 A JP S60137149A JP 58248172 A JP58248172 A JP 58248172A JP 24817283 A JP24817283 A JP 24817283A JP S60137149 A JPS60137149 A JP S60137149A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- bit
- output
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000001360 synchronised effect Effects 0.000 title claims description 15
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- 238000000034 method Methods 0.000 claims description 7
- 239000000284 extract Substances 0.000 claims description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 abstract description 2
- 101150065817 ROM2 gene Proteins 0.000 abstract description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 description 5
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- 239000003990 capacitor Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、ディジタル同期伝送方式に関し、特にデータ
ビットをデータビット幅の４倍以上の周期で送出し、デ
ータビットの中間にクロックビットを送出することによ
り、受信側で上記クロックビットを含む受信信号からビ
ット同期タイミングを抽出するようにした同期方式に関
する。
ビットをデータビット幅の４倍以上の周期で送出し、デ
ータビットの中間にクロックビットを送出することによ
り、受信側で上記クロックビットを含む受信信号からビ
ット同期タイミングを抽出するようにした同期方式に関
する。
従来技術
従来、ディジタル伝送の際の同期に関しては、一般に調
歩同期または、ビット同期方式が採用されている。前者
は、スタート信号に引続いて既知の伝送速度で一定長の
データを伝送し、受信側では、スタート信号を検出した
後、定められたクロック間隔で受信データを識別するも
のであり、高速データ伝送には適さない。
歩同期または、ビット同期方式が採用されている。前者
は、スタート信号に引続いて既知の伝送速度で一定長の
データを伝送し、受信側では、スタート信号を検出した
後、定められたクロック間隔で受信データを識別するも
のであり、高速データ伝送には適さない。
後者は、一定周期でデータビットを送出し、受信側で受
信信号から同期クロックを抽出してデータサンプリング
のタイミングを得るものである。
信信号から同期クロックを抽出してデータサンプリング
のタイミングを得るものである。
そして、受信側でクロック成分を抽出できるようにする
ために、送信側では各データビットの中間にクロックビ
ットを挿入するか、またはデータビットの０″が連続す
る場合にのみデータピットの中間にクロックビットを挿
入すること等によって送信信号にクロック成分を含ませ
ている。この場合、受信側における同期クロックの抽出
回路としては、タンク回路が付加されたアナログ回路ま
たは、コンデンサへ、の平均充電電圧によって周波数制
御される電圧制御周波数発信回路等が一般に使用される
。
ために、送信側では各データビットの中間にクロックビ
ットを挿入するか、またはデータビットの０″が連続す
る場合にのみデータピットの中間にクロックビットを挿
入すること等によって送信信号にクロック成分を含ませ
ている。この場合、受信側における同期クロックの抽出
回路としては、タンク回路が付加されたアナログ回路ま
たは、コンデンサへ、の平均充電電圧によって周波数制
御される電圧制御周波数発信回路等が一般に使用される
。
上述の従来のディジタル同期伝送方式は、同期クロック
の抽出のためにアナログ回路が使用されていて、タンク
回路や外部コンデンサ等の受動素子が必要であり、また
、電源の変動や電源雑音等に対しても考慮する必要があ
るため、補償回路等が複雑かつ高価となるという欠点が
ある。さらに、データ列の情報配列の差異に関する同期
周波数ゆらぎによって受信データを誤る確率が多くなる
。
の抽出のためにアナログ回路が使用されていて、タンク
回路や外部コンデンサ等の受動素子が必要であり、また
、電源の変動や電源雑音等に対しても考慮する必要があ
るため、補償回路等が複雑かつ高価となるという欠点が
ある。さらに、データ列の情報配列の差異に関する同期
周波数ゆらぎによって受信データを誤る確率が多くなる
。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、ディジタ
ル論理回路によって同期クロックを抽出し、同期周波数
ゆらぎによる情報誤り確率を低減した小形安価なディジ
タル同期伝送方式を提供することにある。
ル論理回路によって同期クロックを抽出し、同期周波数
ゆらぎによる情報誤り確率を低減した小形安価なディジ
タル同期伝送方式を提供することにある。
発明の構成
本発明のディジタル同期伝送方式は、データビットをデ
ータビット幅の４倍以上の送出周期で送出し、少なくと
も論理“０″のデータビットが連続するときにはデータ
ビットの中間にクロックビットを送出し、受信側では上
記クロックビットを含む受信信号からビット同期タイミ
ングを抽出するようにしたディジタル同期伝送方式にお
いて、データビット送出周期のほぼ１／２ごとに反転す
るフリップフロップと、該フリップフロップを受信信号
の立上り時点から３／８周期経過した時点で反転させる
トリガ手段とを備えて、前記フリップフロップの出力に
よってビット同期タイミング信号を得ることを特徴とす
る。
ータビット幅の４倍以上の送出周期で送出し、少なくと
も論理“０″のデータビットが連続するときにはデータ
ビットの中間にクロックビットを送出し、受信側では上
記クロックビットを含む受信信号からビット同期タイミ
ングを抽出するようにしたディジタル同期伝送方式にお
いて、データビット送出周期のほぼ１／２ごとに反転す
るフリップフロップと、該フリップフロップを受信信号
の立上り時点から３／８周期経過した時点で反転させる
トリガ手段とを備えて、前記フリップフロップの出力に
よってビット同期タイミング信号を得ることを特徴とす
る。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、受信信号ＲをＤ形フリップフロップ１の入力
端子ＣＰに入力させ、フリップフロップｌのデータ人力
りには電源Ｖｃｃを接続し、出力Ｑを同様なフリップフ
ロップ２のデータ人力りに接続し、フリップフロップ２
のクロック入力ＣＰには、周期Ｔ ／ ８ ｎの基本ク
ロックパルスＰを入力させる。ただし、Ｔはデータビッ
トの送出周期である。フリップフロップｌは、受信信号
Ｒの各立上りでデータ人力りの論理状態を出力Ｑに出力
し、フリップフロップ２は、フリップフロップｌの出力
を基本クロックパルスＰの立−Ｌり時点で出力Ｑに出力
し、Ｑにはその反転信号を出力する。フリップフロップ
ｌは、リセット端子Ｒが“０゛になるとリセットされる
。
端子ＣＰに入力させ、フリップフロップｌのデータ人力
りには電源Ｖｃｃを接続し、出力Ｑを同様なフリップフ
ロップ２のデータ人力りに接続し、フリップフロップ２
のクロック入力ＣＰには、周期Ｔ ／ ８ ｎの基本ク
ロックパルスＰを入力させる。ただし、Ｔはデータビッ
トの送出周期である。フリップフロップｌは、受信信号
Ｒの各立上りでデータ人力りの論理状態を出力Ｑに出力
し、フリップフロップ２は、フリップフロップｌの出力
を基本クロックパルスＰの立−Ｌり時点で出力Ｑに出力
し、Ｑにはその反転信号を出力する。フリップフロップ
ｌは、リセット端子Ｒが“０゛になるとリセットされる
。
２進カウンタ３は、ＣＰ端子に入力される基本クロック
パルスＰをカウントする２進カウンタで、カウント値が
最大値２“（＝８ｎ−Ｔ）のときそのＣＹ出力を０′°
とする。なお、端子りに” ｌ ”状態が入力されたと
き入力ＤＩ”Ｄ＋ｓに入力されている２進値にプリセッ
トされる。
パルスＰをカウントする２進カウンタで、カウント値が
最大値２“（＝８ｎ−Ｔ）のときそのＣＹ出力を０′°
とする。なお、端子りに” ｌ ”状態が入力されたと
き入力ＤＩ”Ｄ＋ｓに入力されている２進値にプリセッ
トされる。
セレクタ４は、２進カウンタ３にプリセットする２進値
なフリップフロップ２の出力Ｑに応じて選択するための
セレクタで、選択指示入力端子Ｓの論理状態が１°′の
ときは入力Ａｓの論理状態な撰択出力し、選択指示入力
端子Ｓの論理が０°′のときは入力Ｂｓの論理状態を出
力する。
なフリップフロップ２の出力Ｑに応じて選択するための
セレクタで、選択指示入力端子Ｓの論理状態が１°′の
ときは入力Ａｓの論理状態な撰択出力し、選択指示入力
端子Ｓの論理が０°′のときは入力Ｂｓの論理状態を出
力する。
セレクタ４の入力Ａｓには、メモリＲＯＭ１から固定値
４ｎが入力され、入力Ｂｓには、メモリＲＯＭ２から固
定値５ｎが入力されている。
４ｎが入力され、入力Ｂｓには、メモリＲＯＭ２から固
定値５ｎが入力されている。
フリップフロップ５は、ＣＰ大入力２進カウンタ３のＣ
Ｙ出力に接続し、Ｑ出力を自身のＤ入力に接続したＤ形
フリップフロップで、後述するように、Ｑ出力から受信
信号に同期したタイミング信号を出力する。
Ｙ出力に接続し、Ｑ出力を自身のＤ入力に接続したＤ形
フリップフロップで、後述するように、Ｑ出力から受信
信号に同期したタイミング信号を出力する。
次に、本実施例の動作について説明する。説明の簡略化
のために、ｎ＝１とした場合について説明する。この場
合基本グロックパルスＰの周期はＴ／８であり、セレク
タ４の入力Ａｓには固定値“４パが、入力Ｂｓには、固
定値“５°′が入力されている。今、フリップフロップ
２のＱ出力が“１″であるときは、セレクタ４は入力Ａ
ｓの固定値すなわち４゛を選択出力している。従って、
２進カウンタ３のＣＰ大入力基本クロックパルスＰが４
パルス入力するごとにσＹ出力が０°”となり、フリッ
プフロップ５は基本クロックパルスＰの４パルスごとに
反転する。そして、受信信号Ｒが“°１″になると、フ
リップフロップ２のＣ出力が“０゛になり、セレクタ４
のＣ出力が°“５″となるため、２進カウンタ３は、基
本クロックパルスＰを３パルスカウントシたとき口出力
を０′°とする。従って、フリップフロップ５の出力Ｑ
は、第２図に示すように受信信号Ｈの立上りから３クロ
ツク遅れた時点で反転する。その次の反転は基本クロッ
クパルスＰの４パルス目、または受信信号の次の立上り
から３パルス目である。本実施例においては、２進カウ
ンタ３とメモリＲＯＭ２とで゛ブリップフロップを受信
信号の立上り時点から３／８周期経過した時点で反転さ
せるトリガ手段″を構成している。
のために、ｎ＝１とした場合について説明する。この場
合基本グロックパルスＰの周期はＴ／８であり、セレク
タ４の入力Ａｓには固定値“４パが、入力Ｂｓには、固
定値“５°′が入力されている。今、フリップフロップ
２のＱ出力が“１″であるときは、セレクタ４は入力Ａ
ｓの固定値すなわち４゛を選択出力している。従って、
２進カウンタ３のＣＰ大入力基本クロックパルスＰが４
パルス入力するごとにσＹ出力が０°”となり、フリッ
プフロップ５は基本クロックパルスＰの４パルスごとに
反転する。そして、受信信号Ｒが“°１″になると、フ
リップフロップ２のＣ出力が“０゛になり、セレクタ４
のＣ出力が°“５″となるため、２進カウンタ３は、基
本クロックパルスＰを３パルスカウントシたとき口出力
を０′°とする。従って、フリップフロップ５の出力Ｑ
は、第２図に示すように受信信号Ｈの立上りから３クロ
ツク遅れた時点で反転する。その次の反転は基本クロッ
クパルスＰの４パルス目、または受信信号の次の立上り
から３パルス目である。本実施例においては、２進カウ
ンタ３とメモリＲＯＭ２とで゛ブリップフロップを受信
信号の立上り時点から３／８周期経過した時点で反転さ
せるトリガ手段″を構成している。
第３図（Ａ）は、各データビットの中間にクロックピッ
）Ｃが挿入された場合の受信信号Ｒを示し、この場合の
フリップフロップ５の出力Ｑは、同図（Ｂ）に示すよう
になる。 第４図 （Ａ）は、データビットに０“が連
続した場合にのみ、その中間にクロックピッｌ−Ｃが挿
入されて送出された場合の受信信号Ｒを示し、この場合
のフリップフロップ５の出力Ｑは、同図（Ｂ）に示すよ
うになる。すなわち、」−記いずれの場合においても、
フリップフロップ５の出力Ｑによって受信信号にビット
同期したタイミング信号を得ることができる。
）Ｃが挿入された場合の受信信号Ｒを示し、この場合の
フリップフロップ５の出力Ｑは、同図（Ｂ）に示すよう
になる。 第４図 （Ａ）は、データビットに０“が連
続した場合にのみ、その中間にクロックピッｌ−Ｃが挿
入されて送出された場合の受信信号Ｒを示し、この場合
のフリップフロップ５の出力Ｑは、同図（Ｂ）に示すよ
うになる。すなわち、」−記いずれの場合においても、
フリップフロップ５の出力Ｑによって受信信号にビット
同期したタイミング信号を得ることができる。
本実施例では、ピッＩ・同期のタイミングを得るために
アナログ回路を使用しないで全ディジタル回路によって
Ｓ成している。従って、ＩＣ化が容易であり、小形かつ
安価に提供することができる。また、■を大きくするこ
とによってビットのゆらぎに対して、柔軟性を持った同
期機能を４−Ｊ与することができ、しかも迅速な応答に
よって同期完成することが可能である。すなわち、ビッ
トのゆらぎと同期完成の応答時間の間の背反的要素を克
服することができ、同期性能が向上する等その効果は大
きい。また、従来、応答特性の問題から困難であった離
散的なデータ列からなる情報通信も行なうことが可能と
なり、従来同期のために常時接続を余儀なくされていた
各種の通信形態を必要時のみに接続する通信形態とする
ことが可能である。従って、トラヒックに見合った経済
的なデータ通信形態の実現を促進することが期待できる
。
アナログ回路を使用しないで全ディジタル回路によって
Ｓ成している。従って、ＩＣ化が容易であり、小形かつ
安価に提供することができる。また、■を大きくするこ
とによってビットのゆらぎに対して、柔軟性を持った同
期機能を４−Ｊ与することができ、しかも迅速な応答に
よって同期完成することが可能である。すなわち、ビッ
トのゆらぎと同期完成の応答時間の間の背反的要素を克
服することができ、同期性能が向上する等その効果は大
きい。また、従来、応答特性の問題から困難であった離
散的なデータ列からなる情報通信も行なうことが可能と
なり、従来同期のために常時接続を余儀なくされていた
各種の通信形態を必要時のみに接続する通信形態とする
ことが可能である。従って、トラヒックに見合った経済
的なデータ通信形態の実現を促進することが期待できる
。
発明の効果
以上のように、本発明においては、データビット送出周
期のほぼ１／２ごとに反転するフリップフロップを受信
信号の立上りから上記周期の３／８の時点で反転させる
ように構成したから、アナログ回路を使用しないで全デ
ィジタル回路によって受信信号からビット同期タイミン
グを抽出することができ、小形かつ安価に提供できると
いう効果がある。また、応答速度が速く、ビットのゆら
ぎに対しても柔軟性を持って対応することが可能である
。
期のほぼ１／２ごとに反転するフリップフロップを受信
信号の立上りから上記周期の３／８の時点で反転させる
ように構成したから、アナログ回路を使用しないで全デ
ィジタル回路によって受信信号からビット同期タイミン
グを抽出することができ、小形かつ安価に提供できると
いう効果がある。また、応答速度が速く、ビットのゆら
ぎに対しても柔軟性を持って対応することが可能である
。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例における受信信号と同期出力との関係を示す
ための図、第３図は各データビットの中間にクロックビ
ットが挿入された受信信号に対する同期出力を示す図、
第４図は°°０゛′が連続したときにのみデータビット
の中間にクロックビットが挿入された場合の同期出力を
示す図である。 図において、１：フリップフロップ、２：フリップフロ
ップ、３：２進カウンタ、４：セレクタ、５：フリップ
フロップ。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗
上記実施例における受信信号と同期出力との関係を示す
ための図、第３図は各データビットの中間にクロックビ
ットが挿入された受信信号に対する同期出力を示す図、
第４図は°°０゛′が連続したときにのみデータビット
の中間にクロックビットが挿入された場合の同期出力を
示す図である。 図において、１：フリップフロップ、２：フリップフロ
ップ、３：２進カウンタ、４：セレクタ、５：フリップ
フロップ。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗
Claims (1)
- データビットをデータビット幅の４倍以上の送出周期で
送出し、少なくとも論理０パのデータビットが連続する
ときにはデータビットの中間にクロックビットを送出し
、受信側では上記クロックビットを含む受信信号からビ
ット同期タイミングを抽出するようにしたディジタル同
期伝送方式において、データビット送出周期のほぼｌ／
２ごとに反転するフリップフロップと、該フリップフロ
ップを受信信号の立上り時点から３／８周期経過した時
点で反転させるトリガ手段とを備えて、前記フリップフ
ロップの出力によってビット同期タイミング信号を得る
ことを特徴とするディジタル同期伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248172A JPS60137149A (ja) | 1983-12-26 | 1983-12-26 | デイジタル同期伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248172A JPS60137149A (ja) | 1983-12-26 | 1983-12-26 | デイジタル同期伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137149A true JPS60137149A (ja) | 1985-07-20 |
Family
ID=17174278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248172A Pending JPS60137149A (ja) | 1983-12-26 | 1983-12-26 | デイジタル同期伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205931A (ja) * | 1989-10-23 | 1991-09-09 | Nec Corp | 信号同期回路 |
-
1983
- 1983-12-26 JP JP58248172A patent/JPS60137149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205931A (ja) * | 1989-10-23 | 1991-09-09 | Nec Corp | 信号同期回路 |
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