JPH03205931A - 信号同期回路 - Google Patents
信号同期回路Info
- Publication number
- JPH03205931A JPH03205931A JP2199546A JP19954690A JPH03205931A JP H03205931 A JPH03205931 A JP H03205931A JP 2199546 A JP2199546 A JP 2199546A JP 19954690 A JP19954690 A JP 19954690A JP H03205931 A JPH03205931 A JP H03205931A
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- JP
- Japan
- Prior art keywords
- signal
- flop
- type flip
- output
- input
- Prior art date
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 23
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号の信号同期回路に関し、特に
非同期入力信号を内部クロック信号に同期した信号に変
換する信号同期回路に関する。
非同期入力信号を内部クロック信号に同期した信号に変
換する信号同期回路に関する。
従来の信号同期回路とては、第８図に示す回路がある。
この回路は、２つのＤフリップフロップ１．２を直列に
接続し、各々のクロック入力端子Ｃｌ，Ｃ２に同一ある
いは逆相のクロック信号ｌ３を入力する回路構戒となっ
ていた。
接続し、各々のクロック入力端子Ｃｌ，Ｃ２に同一ある
いは逆相のクロック信号ｌ３を入力する回路構戒となっ
ていた。
第９図では、第８図の回路の各部信号波形図であり、１
３ａはクロック信号、１２ａは入力信号、ｌ４は第１の
Ｄ型フリップフロップｌの出力信号、１５は第２のＤ型
フリップフロップの出力信号である。入力信号１２ａが
到来するとクロック信号１３ａの立上がり時に第１のＤ
型フリップフロップ１の出力信号ｌ４がハイレベルとな
り、次のクロック信号１３ａの立上がり時に第２のフリ
ップフロップ２の出力信号１５がハイレベルとなる。
３ａはクロック信号、１２ａは入力信号、ｌ４は第１の
Ｄ型フリップフロップｌの出力信号、１５は第２のＤ型
フリップフロップの出力信号である。入力信号１２ａが
到来するとクロック信号１３ａの立上がり時に第１のＤ
型フリップフロップ１の出力信号ｌ４がハイレベルとな
り、次のクロック信号１３ａの立上がり時に第２のフリ
ップフロップ２の出力信号１５がハイレベルとなる。
ここで入力信号１２ａがローレベルになると、第１，第
２のＤ型フリップフロップ１．２の各出力信号１４．１
５は逐次ｑ−レベルとなる。
２のＤ型フリップフロップ１．２の各出力信号１４．１
５は逐次ｑ−レベルとなる。
上述した従来の信号同期回路で、入力信号１２ａのパル
ス幅がクロック信号１３ａに比して狭い場合には、第９
図の後半に示すように、入力信号１２ａのハイレベル保
持期間中にタック信号１３ａの立上がりタイミングが重
ならずに出力信号ｌ５にパルスの欠落を生ずるという欠
点がある。
ス幅がクロック信号１３ａに比して狭い場合には、第９
図の後半に示すように、入力信号１２ａのハイレベル保
持期間中にタック信号１３ａの立上がりタイミングが重
ならずに出力信号ｌ５にパルスの欠落を生ずるという欠
点がある。
本発明の目的は、このような欠点を除き、入力信号のパ
ルス幅の制限を受けず、しかも一定のパルス幅を有する
出力信号を得られる信号同期回路を提供することにある
。
ルス幅の制限を受けず、しかも一定のパルス幅を有する
出力信号を得られる信号同期回路を提供することにある
。
本発明の信号同期回路の構成は、Ｄ入力端子に第１の制
御信号を加え、クロック入力端子に入力信号パルスを印
加する第１のＤ型フリップフロップと、この第１のＤ型
フリップフロップの出力信号をＤ入力端子に接続しクロ
ック入力端子にクロック信号を入力した第２のＤ型フリ
ップフロップとを有し、この第２のＤ型フリップフロッ
プの出力信号を第１のＤ型フリップフロップのリセット
端子に接続したことを特徴とする。
御信号を加え、クロック入力端子に入力信号パルスを印
加する第１のＤ型フリップフロップと、この第１のＤ型
フリップフロップの出力信号をＤ入力端子に接続しクロ
ック入力端子にクロック信号を入力した第２のＤ型フリ
ップフロップとを有し、この第２のＤ型フリップフロッ
プの出力信号を第１のＤ型フリップフロップのリセット
端子に接続したことを特徴とする。
また、本発明において、第１のＤ型フリップフロップの
出力端子と第２のＤ型フリップフロッフのＤ入力端子と
の間に、第２の制御信号により出力がオンオフされるゲ
ート回路を挿入することもできる。また、第１の制御信
号は一定電位とすることも、入力信号の受付を制御する
ゲート信号とすることもできる。
出力端子と第２のＤ型フリップフロッフのＤ入力端子と
の間に、第２の制御信号により出力がオンオフされるゲ
ート回路を挿入することもできる。また、第１の制御信
号は一定電位とすることも、入力信号の受付を制御する
ゲート信号とすることもできる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
本実施例は、第１のＤ型フリップフフロップ１のＤ入力
端子ＤＩに論理ハイレベルの電位に固定されたハイレベ
ルクランプ信号１ｌを入力し、クロック入力端子ＣＩに
データ入力信号１２を入力し、第１のＤ型フリップフロ
ップの出力端子Ｑ１からの出力信号ｌ４を第２のＤ型フ
リップフロップ２のＤ入力端子Ｄ２に入力し、第２のＤ
型フリップフロップ２のクロック入力端子Ｃ２にクロッ
ク信号１３を入力し、第２のＤ型フリップフロップ２の
出力端子Ｑ２からの出力信号１５を第１のＤ型フリップ
フロップ１のリセット端子Ｒｌに入力している。
端子ＤＩに論理ハイレベルの電位に固定されたハイレベ
ルクランプ信号１ｌを入力し、クロック入力端子ＣＩに
データ入力信号１２を入力し、第１のＤ型フリップフロ
ップの出力端子Ｑ１からの出力信号ｌ４を第２のＤ型フ
リップフロップ２のＤ入力端子Ｄ２に入力し、第２のＤ
型フリップフロップ２のクロック入力端子Ｃ２にクロッ
ク信号１３を入力し、第２のＤ型フリップフロップ２の
出力端子Ｑ２からの出力信号１５を第１のＤ型フリップ
フロップ１のリセット端子Ｒｌに入力している。
第２図は第１図に示した臥路の各部の信号波形図である
。データ入力信号ｌ２の立上がり時にハイクランプ信号
１ｌのハイレベルが第１のＤ型フリップフ白ップ１に取
り込まれ、第１のＤ型フリップフロップ１の出力信号１
４はハイレベルとなり、その後のクロック信号１３の立
上がり時に、出力信号１４のハイレベルが第２のＤ型フ
リッフフロップ２に取込まれ、第２のＤ型フリップフロ
ップの出力信号１５がハイレベルとなり、同時にこの出
力信号１５が第１のＤ型フリップフロップ１のリセット
端子Ｒｌに入力されている。ことため、第１のＤ型フリ
ップフロップｌの出力信号１４はリセットされてローレ
ベルとなり、次のクロック信号１３の立上がり時に、出
力信号１４のローレベルが第２のＤ型フリップフロップ
２に取込まれ、この結果出力信号１５がローレベルとな
る。
。データ入力信号ｌ２の立上がり時にハイクランプ信号
１ｌのハイレベルが第１のＤ型フリップフ白ップ１に取
り込まれ、第１のＤ型フリップフロップ１の出力信号１
４はハイレベルとなり、その後のクロック信号１３の立
上がり時に、出力信号１４のハイレベルが第２のＤ型フ
リッフフロップ２に取込まれ、第２のＤ型フリップフロ
ップの出力信号１５がハイレベルとなり、同時にこの出
力信号１５が第１のＤ型フリップフロップ１のリセット
端子Ｒｌに入力されている。ことため、第１のＤ型フリ
ップフロップｌの出力信号１４はリセットされてローレ
ベルとなり、次のクロック信号１３の立上がり時に、出
力信号１４のローレベルが第２のＤ型フリップフロップ
２に取込まれ、この結果出力信号１５がローレベルとな
る。
第２図の後半は、データ入力信号ｌ２のパルス幅がクロ
ック信号１３０周期に比して狭い場合の回路動作を示し
ており、この場合も正常な回路動？をすることが分かる
。
ック信号１３０周期に比して狭い場合の回路動作を示し
ており、この場合も正常な回路動？をすることが分かる
。
第３図は本発明の第２の実施例の回路図、第４図は第３
図の動作波形図である。本実施例でレよ、第１図に示す
回路に於で、第１のＤ型フリツフ゜フロップ１の出力信
号１４を直接第２のＤ型フリツプフロップ２のＤの入力
端子Ｄ２に接続せずＹこ市１］御信号ｌ６を受けるゲー
ト回路３３こ加え、このゲート回路３の出力信号ｌ７を
第２のＤ型フリツプフロップ２のＤ入力端子Ｄ２に入力
してＬ・る。
図の動作波形図である。本実施例でレよ、第１図に示す
回路に於で、第１のＤ型フリツフ゜フロップ１の出力信
号１４を直接第２のＤ型フリツプフロップ２のＤの入力
端子Ｄ２に接続せずＹこ市１］御信号ｌ６を受けるゲー
ト回路３３こ加え、このゲート回路３の出力信号ｌ７を
第２のＤ型フリツプフロップ２のＤ入力端子Ｄ２に入力
してＬ・る。
第４図の前半では制御入力信号ｌ６がノ・イレベノレで
あるため、ゲート回路３の出力信号１’Ｎま第１のＤ型
フリップフロツプの出力信号１４と同一であり、第１図
に示した回路と同じ動作となる。
あるため、ゲート回路３の出力信号１’Ｎま第１のＤ型
フリップフロツプの出力信号１４と同一であり、第１図
に示した回路と同じ動作となる。
次に、第４図の後半部では制御入力信号１６力；ロ一レ
ベルとなっているため、データ入力信号ｌ２が到来し第
１のＤ型フリツブフロツフ゜１の出力信号１４がノ・イ
レベルとなってし・るｔこも力）カ）わらず、ゲート回
路３の出力信号１７１よーーレ／＜／レのままである。
ベルとなっているため、データ入力信号ｌ２が到来し第
１のＤ型フリツブフロツフ゜１の出力信号１４がノ・イ
レベルとなってし・るｔこも力）カ）わらず、ゲート回
路３の出力信号１７１よーーレ／＜／レのままである。
このため、その後のクロツク信号１３の立上がり時に第
２のＤ型フリツフ゜フ■ツフ２の出力信号ｌ５は／％イ
レベルにセットされず、従って第１のＤ型フリップフロ
ップ１の出力信号１４もリセットされずにハイレベルの
ままとなる。
２のＤ型フリツフ゜フ■ツフ２の出力信号ｌ５は／％イ
レベルにセットされず、従って第１のＤ型フリップフロ
ップ１の出力信号１４もリセットされずにハイレベルの
ままとなる。
その後、制御入力信号１６の信号レベルがノ・イレベル
になると、ゲート回路３の出力信号１７が７１イレベル
となり、次のクｐヮク信号１３の立上がりタイミングで
第２のＤ型フリップフロップ２がセットされ出力信号ｌ
５がノ１イレベルとなる。その後回路動作は前述の通り
である。
になると、ゲート回路３の出力信号１７が７１イレベル
となり、次のクｐヮク信号１３の立上がりタイミングで
第２のＤ型フリップフロップ２がセットされ出力信号ｌ
５がノ１イレベルとなる。その後回路動作は前述の通り
である。
本実施例によれば、データ入力信号の到来後に、制御信
号により任意の時間遅らせたクロック同期出力信号を得
ることができる。
号により任意の時間遅らせたクロック同期出力信号を得
ることができる。
第５図は本発明の第３の実施例の回路図、第６図は第５
図の動作波形図である。本実施例は、第１図に示す回路
図に於いて、第１のＤ型フリップフロップ１のＤ入力端
子Ｄ１にゲート信号２１を入力している。第５図の前半
はゲート信号２ｌがハイレベルであるため第２図に示す
信号波形と、全く同様の動作をする。しかし後半部では
ゲート信号２１がローレベルとなっているために、デー
タ入力信号ｌ２が到来しても、第１のＤ型フリツブフロ
ップｌの出力端子Ｑ１の出力信号１４番士ローレベルの
ままとなり、結果として本回路の最終出力端子１５には
なんら出力信号ノクノレス＆家出力されない。
図の動作波形図である。本実施例は、第１図に示す回路
図に於いて、第１のＤ型フリップフロップ１のＤ入力端
子Ｄ１にゲート信号２１を入力している。第５図の前半
はゲート信号２ｌがハイレベルであるため第２図に示す
信号波形と、全く同様の動作をする。しかし後半部では
ゲート信号２１がローレベルとなっているために、デー
タ入力信号ｌ２が到来しても、第１のＤ型フリツブフロ
ップｌの出力端子Ｑ１の出力信号１４番士ローレベルの
ままとなり、結果として本回路の最終出力端子１５には
なんら出力信号ノクノレス＆家出力されない。
第７図は本発明の第４の実施例の回路図である。
本実施例は、第３図に示す回路図冫こ於（・て、・第１
のＤ型フリップフロツプ１のＤ入力端子Ｄｌｔこゲート
信号２ｌを入力している。従って、ゲート信号２１によ
って第１のＤ型フリツプフロツフ゜１のデータ入力信号
１２の受け付けを制御でき、ゲート信号１６によって任
意の時間遅らせたクロック同期出力信号を得ることがで
きる。
のＤ型フリップフロツプ１のＤ入力端子Ｄｌｔこゲート
信号２ｌを入力している。従って、ゲート信号２１によ
って第１のＤ型フリツプフロツフ゜１のデータ入力信号
１２の受け付けを制御でき、ゲート信号１６によって任
意の時間遅らせたクロック同期出力信号を得ることがで
きる。
なお、本実施例ではＤフリ、ソブフロツプを用し１て説
明したが、Ｊ−Ｋフリツブフロツフ゜等の他のタイプの
フリップフロップを用いた回路例も容易に類推できる。
明したが、Ｊ−Ｋフリツブフロツフ゜等の他のタイプの
フリップフロップを用いた回路例も容易に類推できる。
以上説明したように本発明の信号同期回路１こよｈぼ、
テータ入力信号のパルス幅に依存せずクロック信号に同
期した一定のパルス幅を有し、かつ欠落することの無い
出力信号を得ることが可能となるという効果がある。
テータ入力信号のパルス幅に依存せずクロック信号に同
期した一定のパルス幅を有し、かつ欠落することの無い
出力信号を得ることが可能となるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第一
図の回路図に於ける各部信号波形図、第３図は本発明の
第２の実施例の回路図、第４図は第３図の回路図に於け
る各部信号波形図、第５図は本発明の第３の実施例の回
路図、第６図は第５図の回路図に於ける各部信号波形図
、第７図は本発明の第４の実施例回路図、第８図は従来
の信号同期回路の一例の回路図、第９図は第８図の回路
に於ける各部信号波形図である。 １，２・・・・・・Ｄフリップフロッフ、３・・・・・
・ゲート回路、ｌ１・・・・・・クランブ信号、１２．
１２ａ・・・・・・データ入力信号、１３．１３ａ・・
・・・・クロック信号、１４．１５・・・・・・出力信
号、１６．２１・・・・・・ゲート信号、ｌ９・・・・
・・ゲート出力信号。
図の回路図に於ける各部信号波形図、第３図は本発明の
第２の実施例の回路図、第４図は第３図の回路図に於け
る各部信号波形図、第５図は本発明の第３の実施例の回
路図、第６図は第５図の回路図に於ける各部信号波形図
、第７図は本発明の第４の実施例回路図、第８図は従来
の信号同期回路の一例の回路図、第９図は第８図の回路
に於ける各部信号波形図である。 １，２・・・・・・Ｄフリップフロッフ、３・・・・・
・ゲート回路、ｌ１・・・・・・クランブ信号、１２．
１２ａ・・・・・・データ入力信号、１３．１３ａ・・
・・・・クロック信号、１４．１５・・・・・・出力信
号、１６．２１・・・・・・ゲート信号、ｌ９・・・・
・・ゲート出力信号。
Claims (1)
- 【特許請求の範囲】 １、）Ｄ入力端子の第１の制御信号を加え、クロック入
力端子に入力信号パレスを印加する第１のＤフリップフ
ロップと、この第１のＤ型フリップフロップの出力信号
をＤ入力端子に接続し、クロック入力端子にクロック信
号を入力する第２のＤ型フリップフロップとを有し、こ
の第２のＤ型フリップフロップの出力信号を前記第１の
Ｄ型フリップフロップのリセット端子に接続したことを
特徴とする信号同期回路。 ２、）前記第１の制御信号は前記第１のＤ型フリップフ
ロップが前記入力信号パルスに応じて動作し得る電位に
固定された定電位信号である請求項１記載の信号同期回
路。 ３、）前記第１のＤ型フリップフロップの出力端子と第
２のＤ型フリップフロップのＤ入力端子との間に、第２
の制御信号により出力がオンオフされるゲート回路が挿
入されたものである請求項１または２記載の信号同期回
路。 ４、）前記第１の制御信号は前記第１のＤ型フリップフ
ロップが前記入力信号を受け付ける電位と受け付けない
電位とを有する信号である請求項１記載の信号同期回路
。 ５、）第１のＤ型フリップフロップの出力端子と第２の
Ｄ型フリップフロップのＤ入力端子との間に、第２の制
御信号により出力がオンオフされるゲート回路が挿入さ
れたものである請求項４記載の信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199546A JPH03205931A (ja) | 1989-10-23 | 1990-07-27 | 信号同期回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-276820 | 1989-10-23 | ||
| JP27682089 | 1989-10-23 | ||
| JP2199546A JPH03205931A (ja) | 1989-10-23 | 1990-07-27 | 信号同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205931A true JPH03205931A (ja) | 1991-09-09 |
Family
ID=26511591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199546A Pending JPH03205931A (ja) | 1989-10-23 | 1990-07-27 | 信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205931A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137149A (ja) * | 1983-12-26 | 1985-07-20 | Nec Corp | デイジタル同期伝送方式 |
| JPS6216615A (ja) * | 1985-07-15 | 1987-01-24 | Ricoh Co Ltd | ノイズ除去回路 |
| JPS6388926A (ja) * | 1986-09-29 | 1988-04-20 | シーメンス、アクチエンゲゼルシヤフト | クロック装置 |
-
1990
- 1990-07-27 JP JP2199546A patent/JPH03205931A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137149A (ja) * | 1983-12-26 | 1985-07-20 | Nec Corp | デイジタル同期伝送方式 |
| JPS6216615A (ja) * | 1985-07-15 | 1987-01-24 | Ricoh Co Ltd | ノイズ除去回路 |
| JPS6388926A (ja) * | 1986-09-29 | 1988-04-20 | シーメンス、アクチエンゲゼルシヤフト | クロック装置 |
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