JPS60140424A - 演算処理方法 - Google Patents
演算処理方法Info
- Publication number
- JPS60140424A JPS60140424A JP58248023A JP24802383A JPS60140424A JP S60140424 A JPS60140424 A JP S60140424A JP 58248023 A JP58248023 A JP 58248023A JP 24802383 A JP24802383 A JP 24802383A JP S60140424 A JPS60140424 A JP S60140424A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- chip
- carry
- arithmetic processing
- processing method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はデータ処理装置の演算処理方法に係り、特に複
数の演算素子が前段の桁上げの有無に依ってそれぞれの
演算を行う演算処理方法の改善に関するものである。
数の演算素子が前段の桁上げの有無に依ってそれぞれの
演算を行う演算処理方法の改善に関するものである。
山）従来技術と問題点
近年半導体特に、大規模集積回路（以後１．５Ｉと記す
）は目覚ましく発達しデータ処理装置の発展に寄与して
いる。然しなから、小型或いは成る程度のデータ処理装
置の演算を１チツプのＬＳＩで賄うことが不可能である
。従って此れに対処する為に複数のチップを使用して所
要の演算を行うことが行われている。第１図は従来の演
算処理方法を示すブロック図である。ＬＳＩのチップト
０は演算器２−０とレジスタ４−０とから構成され、演
算器２−０はｍビットの演算を行い、演算結果をレジス
タ４−０に格納する。演算に伴う桁上げの有無を信号線
３−０にてＬＳＩのチップト１に知らせる。此の連絡を
受けたＬＳＩのチップト１は演算を開始して、前記した
と同じく格納し、次のＬＳＩのチップを作動せしめる。
）は目覚ましく発達しデータ処理装置の発展に寄与して
いる。然しなから、小型或いは成る程度のデータ処理装
置の演算を１チツプのＬＳＩで賄うことが不可能である
。従って此れに対処する為に複数のチップを使用して所
要の演算を行うことが行われている。第１図は従来の演
算処理方法を示すブロック図である。ＬＳＩのチップト
０は演算器２−０とレジスタ４−０とから構成され、演
算器２−０はｍビットの演算を行い、演算結果をレジス
タ４−０に格納する。演算に伴う桁上げの有無を信号線
３−０にてＬＳＩのチップト１に知らせる。此の連絡を
受けたＬＳＩのチップト１は演算を開始して、前記した
と同じく格納し、次のＬＳＩのチップを作動せしめる。
此のチップ内の演算は高速にて行われるが桁上げの有無
を伝達する信号線内の電送速度がデツプ内の速度に比し
て数十倍の時間を要し、演算速度を遅くすると共に、所
要時間内で処理が終了しないと言った欠点を持っていた
。
を伝達する信号線内の電送速度がデツプ内の速度に比し
て数十倍の時間を要し、演算速度を遅くすると共に、所
要時間内で処理が終了しないと言った欠点を持っていた
。
ｆｃｌ 発明の目的
以上従来の欠点に鑑み本発明は、高速の演算処理の行え
る演算処理方法を提供することを目的とするものである
。
る演算処理方法を提供することを目的とするものである
。
（ｄ） 発明の構成
簡単に述べると本発明は、複数の演算素子にて構成され
前段演算素子の桁上げの有無によって順次前記各演算素
子が演算を行う演算処理方法であって、演算処理を行う
に際し、前記演算素子の前段が演算を開始すると次段の
当該演算素子が桁上げの有無に基づいて予め両方の演算
を行い、前記前段演算処理に依って前記両方の演算結果
を選択して順次演算処理を行うことを特徴とするもので
ある。
前段演算素子の桁上げの有無によって順次前記各演算素
子が演算を行う演算処理方法であって、演算処理を行う
に際し、前記演算素子の前段が演算を開始すると次段の
当該演算素子が桁上げの有無に基づいて予め両方の演算
を行い、前記前段演算処理に依って前記両方の演算結果
を選択して順次演算処理を行うことを特徴とするもので
ある。
（ｅｌ 発明の実施例
以下、本発明の実施例を図に依って詳細に説明する。
第２図は本発明の演算処理方法を示す一実施例のブロッ
ク図である。
ク図である。
ＬＳＩのチップ１０−０乃至１０−ｎの演算初段チップ
１〇−〇を除（チップ１０−１乃至１０−ｎには、それ
ぞれ２個の演算器例えば、１１−１と１２−１とが設け
てあり、更に演算器１１−１と１２−１を前段チップ１
０−０の桁上げの有無に依って選択するマルチプレクサ
１３−１が設けである。従ってチップ１０−１はチップ
１０−０が演算を開始すると同時に、桁上げの有無即ち
、論理値゛１＋、＋０＋ との状態の演算を演算器１１
−１と１１−２とで行う。チップ１０−０の演算が終了
すると演算結果をレジスタ１４−０に格納すると共に、
チップ１０−１のマルチプレクサ１３−１を作動する。
１〇−〇を除（チップ１０−１乃至１０−ｎには、それ
ぞれ２個の演算器例えば、１１−１と１２−１とが設け
てあり、更に演算器１１−１と１２−１を前段チップ１
０−０の桁上げの有無に依って選択するマルチプレクサ
１３−１が設けである。従ってチップ１０−１はチップ
１０−０が演算を開始すると同時に、桁上げの有無即ち
、論理値゛１＋、＋０＋ との状態の演算を演算器１１
−１と１１−２とで行う。チップ１０−０の演算が終了
すると演算結果をレジスタ１４−０に格納すると共に、
チップ１０−１のマルチプレクサ１３−１を作動する。
予め演算した演算器１１−１と１２−１の結果をマルチ
プレクサは選択して結果をレジスタ１４−１に格納する
。演算器１１−１と１２−１の演算結果はマルチプレク
サ１５−１にも入力され、此の選択もチップ１０−０の
桁上げに依って行われる。
プレクサは選択して結果をレジスタ１４−１に格納する
。演算器１１−１と１２−１の演算結果はマルチプレク
サ１５−１にも入力され、此の選択もチップ１０−０の
桁上げに依って行われる。
以下チップ１０−２以降も上記した動作を繰り返す。
各チップは予め桁上げの有無の場合の演算をして置き、
前段の結果を順次即座に後段に伝え、演算処理を高速に
行うこととなる。
前段の結果を順次即座に後段に伝え、演算処理を高速に
行うこととなる。
（ｆｌ 発明の効果
以上、詳細に説明したように本発明の演算処理方法は、
高速の演算処理の行えるものとなり、複数のチップを使
用するデータ処理装置に適用すれば、演算処理を高速に
行う上で効果大となる。
高速の演算処理の行えるものとなり、複数のチップを使
用するデータ処理装置に適用すれば、演算処理を高速に
行う上で効果大となる。
第１図は従来の演算処理方法を示すブロック図、第２図
は本発明の演算処理方法を示す一実施例のブロック図で
ある。 図に於いて、２−０乃至２−ｎと１１−０乃至１１−ｎ
と１２−１乃至１２−ｎは演算器、１３−１乃至１３−
ｎと１５−１乃至１５−２はマルチプレクサをそれぞれ
示す。
は本発明の演算処理方法を示す一実施例のブロック図で
ある。 図に於いて、２−０乃至２−ｎと１１−０乃至１１−ｎ
と１２−１乃至１２−ｎは演算器、１３−１乃至１３−
ｎと１５−１乃至１５−２はマルチプレクサをそれぞれ
示す。
Claims (1)
- 複数の演算素子にて構成され前段演算素子の桁上げの有
無によって順次前記各演算素子が演算を行う演算処理方
法であって、演算処理を行うに際し、前記演算素子の前
段が演算を開始すると次段の当該演算素子が桁上げの有
無に基づいて予め両方の演算を行い、前記前段演算処理
に依って前記両方の演算結果を選択して順次演算処理を
行うことを特徴とする演算処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248023A JPS60140424A (ja) | 1983-12-28 | 1983-12-28 | 演算処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248023A JPS60140424A (ja) | 1983-12-28 | 1983-12-28 | 演算処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140424A true JPS60140424A (ja) | 1985-07-25 |
Family
ID=17172050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248023A Pending JPS60140424A (ja) | 1983-12-28 | 1983-12-28 | 演算処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140424A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291624A (en) * | 1976-01-29 | 1977-08-02 | Toshiba Corp | High speed addition circuit |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
-
1983
- 1983-12-28 JP JP58248023A patent/JPS60140424A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291624A (en) * | 1976-01-29 | 1977-08-02 | Toshiba Corp | High speed addition circuit |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
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