JPS588371A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS588371A JPS588371A JP56105814A JP10581481A JPS588371A JP S588371 A JPS588371 A JP S588371A JP 56105814 A JP56105814 A JP 56105814A JP 10581481 A JP10581481 A JP 10581481A JP S588371 A JPS588371 A JP S588371A
- Authority
- JP
- Japan
- Prior art keywords
- processors
- data
- connection line
- register
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個のプロセッサをアレイ状に配列し、行
及び列方向の隣接プロセッサ間でリップルキャリ及びそ
れ以外のデータを転送しつつデータ処理を行うデータ処
理装置において、プロセッサ間接続線を低減し小形化を
図ったデータ処理装置に関する。
及び列方向の隣接プロセッサ間でリップルキャリ及びそ
れ以外のデータを転送しつつデータ処理を行うデータ処
理装置において、プロセッサ間接続線を低減し小形化を
図ったデータ処理装置に関する。
集積回路技術の進歩により高い集積度の集積回路（Ｉの
が実現されつつあるが、ＩＣや基板等の装置構成ユニッ
ト相互間の接続線の数はそれはど低減されていない。こ
のため装置構成ユニットの端子数が多くなり、ＩＣチッ
プのサイズに比べＩＣパッケージが、ＩＣＣハラケージ
有空間に比べ基本サイズかそれぞれ相当大きくなってし
まうという傾向が顕著になシつつある。特に１ビツト構
成のプロセッサを数十個以上搭載した複数のｒｃによる
並列処理を利用して高性能化をはかったデータ処理装置
においては、ｒｃあるいは複数のＩＣを搭載した基板等
の装置構成ユニット間の接続線数の多さが装置小形化の
ネックとなっている。
が実現されつつあるが、ＩＣや基板等の装置構成ユニッ
ト相互間の接続線の数はそれはど低減されていない。こ
のため装置構成ユニットの端子数が多くなり、ＩＣチッ
プのサイズに比べＩＣパッケージが、ＩＣＣハラケージ
有空間に比べ基本サイズかそれぞれ相当大きくなってし
まうという傾向が顕著になシつつある。特に１ビツト構
成のプロセッサを数十個以上搭載した複数のｒｃによる
並列処理を利用して高性能化をはかったデータ処理装置
においては、ｒｃあるいは複数のＩＣを搭載した基板等
の装置構成ユニット間の接続線数の多さが装置小形化の
ネックとなっている。
従来、行及び列方向（上下左右）の隣接するプロセッサ
間でリップルキャリとそれ以外のデータを転送すること
が要求されるデータ処理装置では、プロセッサ間の接続
は第１図に示すようになっていた。図中１はプロセッサ
、２はりップルキャリ以外のデータを転送する隣接プロ
セッサ間接続線、３はリップルキャリ転送用の隣接プロ
セッサ間接続線、４は複数個のプロセッサから構成され
る装置構成ユニットであり、この図は９′個のプロセッ
サから構成される場合を例示している。この構成では各
プロセッサが上下左右の隣接プロセッサ間にそれぞれリ
ップルキャリの転送用とそれ以外の。
間でリップルキャリとそれ以外のデータを転送すること
が要求されるデータ処理装置では、プロセッサ間の接続
は第１図に示すようになっていた。図中１はプロセッサ
、２はりップルキャリ以外のデータを転送する隣接プロ
セッサ間接続線、３はリップルキャリ転送用の隣接プロ
セッサ間接続線、４は複数個のプロセッサから構成され
る装置構成ユニットであり、この図は９′個のプロセッ
サから構成される場合を例示している。この構成では各
プロセッサが上下左右の隣接プロセッサ間にそれぞれリ
ップルキャリの転送用とそれ以外の。
データの転送用の一２組の専用接続線を持つため、リッ
プルキャリとそれ以外のデータを同時に転送する必要の
ある複数プロセッサにまたがる処理を高速に′実行でき
るという利点を有する。しかし、接続線が２組ずつある
ため、端子数が多くなシ装置構成ユニットの小形化が困
難になる。
プルキャリとそれ以外のデータを同時に転送する必要の
ある複数プロセッサにまたがる処理を高速に′実行でき
るという利点を有する。しかし、接続線が２組ずつある
ため、端子数が多くなシ装置構成ユニットの小形化が困
難になる。
本発明は、上記従来欠点並びに複数個のプロセッサにま
たがる処理においてはりップルキャリ及びそれ以外のデ
ータの転送方向が相互に垂直の関係にあることが多い点
に鑑みてなされたものであり、その目的はこの種装置の
接続線数を低減し小形化を図ることにある。
たがる処理においてはりップルキャリ及びそれ以外のデ
ータの転送方向が相互に垂直の関係にあることが多い点
に鑑みてなされたものであり、その目的はこの種装置の
接続線数を低減し小形化を図ることにある。
第２図は本発明の一実施例の構赦図で塾シ、１はプロセ
ッサ、２はリップルキャリ以外のデータのみを転送する
のに用いる隣接プロセッサ間接続線、６はリップルキャ
リのみを転送するのに用いる隣接プロセッサ間接続線、
４は複数個ｑプロセッサを含む装置構成ユニット、５，
５′ はりップルキャリを含むデータを転送するため装
置構成ユニット間を結ぶ隣接プロセッサ間接続線、６．
６′は上下方向で接続線５と２をつなぐ場合には左右方
向で接続線５′と３をつなぎ、上下方向で接続ｆｉ１５
と６をつなぐ場合には左右方向で接続線５′と２をつな
ぐ接続線切換回路である。− 切換回路６が接続線５と２をつなぐ場合には、切換回路
６′は自動的に接続線５′と３をつなぐので、接続線５
はリップルキャリ以外のデータを転送する接続線となシ
、接続線５′はりップルΦヤリのみを転送する接続線と
なる。逆に切換回路６が接続線５と３をつなぐ場合には
、切換回路６′は接続線５′と２をつなぐので、接、続
線５はリップルキャリのみを、接続線５′はリップルキ
ャリ以外のデータをそれぞれ転送する接続線となる。こ
のように接続線５と５′の機能が切換わるので、′リッ
プルキャリ゛とそれ以外のデータは転送方向が垂直であ
れば同時に転送できる。従ってこの場合には、装置構成
ユニット４間の接続線数を低減しても処理能力は低下し
ない。また、リップルキャリとそれ以外のデータを同時
に平行に転送することが要求される場合でも、転送範囲
が各装置構成′ユニット′４の中で閉じる場合には同時
に実行できるため処理能力の低下はない。なお、第２図
から明らかなように接続線２，５の数がそれぞれ１本の
場合、装置構成ユニット間−の接続線数は第１図の場合
に比べ半減する。
ッサ、２はリップルキャリ以外のデータのみを転送する
のに用いる隣接プロセッサ間接続線、６はリップルキャ
リのみを転送するのに用いる隣接プロセッサ間接続線、
４は複数個ｑプロセッサを含む装置構成ユニット、５，
５′ はりップルキャリを含むデータを転送するため装
置構成ユニット間を結ぶ隣接プロセッサ間接続線、６．
６′は上下方向で接続線５と２をつなぐ場合には左右方
向で接続線５′と３をつなぎ、上下方向で接続ｆｉ１５
と６をつなぐ場合には左右方向で接続線５′と２をつな
ぐ接続線切換回路である。− 切換回路６が接続線５と２をつなぐ場合には、切換回路
６′は自動的に接続線５′と３をつなぐので、接続線５
はリップルキャリ以外のデータを転送する接続線となシ
、接続線５′はりップルΦヤリのみを転送する接続線と
なる。逆に切換回路６が接続線５と３をつなぐ場合には
、切換回路６′は接続線５′と２をつなぐので、接、続
線５はリップルキャリのみを、接続線５′はリップルキ
ャリ以外のデータをそれぞれ転送する接続線となる。こ
のように接続線５と５′の機能が切換わるので、′リッ
プルキャリ゛とそれ以外のデータは転送方向が垂直であ
れば同時に転送できる。従ってこの場合には、装置構成
ユニット４間の接続線数を低減しても処理能力は低下し
ない。また、リップルキャリとそれ以外のデータを同時
に平行に転送することが要求される場合でも、転送範囲
が各装置構成′ユニット′４の中で閉じる場合には同時
に実行できるため処理能力の低下はない。なお、第２図
から明らかなように接続線２，５の数がそれぞれ１本の
場合、装置構成ユニット間−の接続線数は第１図の場合
に比べ半減する。
第３９図は、第２図示のプロセッサ１の構成の一例でお
シ、１０はＡＬＵ、１１は１ビット幅のＡレジスタ、１
２は１ビツト増のＢレジスタ、１３は１ビット幅のＣレ
ジスタ、１４は３個以上の状態を記憶する状態レジスタ
、１５は１ビット幅のデータ転送用Ｒレジスタである。
シ、１０はＡＬＵ、１１は１ビット幅のＡレジスタ、１
２は１ビツト増のＢレジスタ、１３は１ビット幅のＣレ
ジスタ、１４は３個以上の状態を記憶する状態レジスタ
、１５は１ビット幅のデータ転送用Ｒレジスタである。
図中、全プロセッサ共通に供給される制御信号及び状態
レジスタ１４の内容に基きプロセッサ１内の上記構成要
素間の接続を切換えるマルチプレクサ並びにこれによっ
て変化する構成要素間の接続の一部を省略している。
レジスタ１４の内容に基きプロセッサ１内の上記構成要
素間の接続を切換えるマルチプレクサ並びにこれによっ
て変化する構成要素間の接続の一部を省略している。
まず、リップルキャリ及びそれ以外のデータの転送方向
が互いに垂直、である総和演算について第４図と第５図
を参照し卆説明する。第４図は、３行６列の、プロセッ
サ１から構成されるユニット４を２行２夕ｊｌに配列し
そ、同一行内の右側３個のプロセッサ内に配置した３ビ
ツト□のオペランドの総和演算を行う場合において、各
プロセッサ１に指示される３つの状態をＳｏ、Ｓ、及び
Ｓ！によシ示している。第５図（Ｇ）、（６）及び（ｃ
）はこれらの状態ｓ０．ｓ、及び５．に基きプロセッサ
１内においてマルチプレクサ（図示せず）により選択さ
れた構成要素間の接続の状態を示したものである。各プ
ロセッサのＢレジスタ１２には、右側のプロセッサがＬ
ＳＥ＠になるようにオペランドが記憶されており、また
各プロセッサのＡレジスタ１１及びＣレジスタ１３ニは
予め論理値−〇”が書込まれている。なおＡＬＵ１０は
１（ットのフルアダーとじて構成されるものとする。
が互いに垂直、である総和演算について第４図と第５図
を参照し卆説明する。第４図は、３行６列の、プロセッ
サ１から構成されるユニット４を２行２夕ｊｌに配列し
そ、同一行内の右側３個のプロセッサ内に配置した３ビ
ツト□のオペランドの総和演算を行う場合において、各
プロセッサ１に指示される３つの状態をＳｏ、Ｓ、及び
Ｓ！によシ示している。第５図（Ｇ）、（６）及び（ｃ
）はこれらの状態ｓ０．ｓ、及び５．に基きプロセッサ
１内においてマルチプレクサ（図示せず）により選択さ
れた構成要素間の接続の状態を示したものである。各プ
ロセッサのＢレジスタ１２には、右側のプロセッサがＬ
ＳＥ＠になるようにオペランドが記憶されており、また
各プロセッサのＡレジスタ１１及びＣレジスタ１３ニは
予め論理値−〇”が書込まれている。なおＡＬＵ１０は
１（ットのフルアダーとじて構成されるものとする。
状態が５０のプロセッサは、右側の接続線３からの入力
キャリ、上側の接続線２からの入力データ及び自己のＢ
レジスタ１蚕の内容を加算し−この加算結果を下側の接
続線２に出力し、キャリを左側の接続線５に出力する。
キャリ、上側の接続線２からの入力データ及び自己のＢ
レジスタ１蚕の内容を加算し−この加算結果を下側の接
続線２に出力し、キャリを左側の接続線５に出力する。
状態”ｌ）’Ｓｔのプロセッサは、右側の接続線５から
の入力キャリを無視して上側の接続１！２からの入力デ
ータとＢレジスタ１２の内容を′加算し、この加算結果
を下側の接続線２に、出力し、キャリを左側の接続線３
に出力すゑ。状態がＳ、のプロセッサは、右側の接続線
３からの入力キャリと上側の接続線２からの入力デー−
をいずれも無視して、Ｂレジスタ１２の内容をそ′のま
ま下側の接続線２へ出力する。従って、＊Ｌ（／’１０
の機能をフルアダーとした彼ゲー、ト遅延によって生じ
る演算時間を経過すると、１行目の各プロセッサのＢレ
ジスタ１２０入力には自己のＢレジスタ１２の内容がそ
のｔま、２行目の各てロセツサのＢレジスタ１２の入力
には１行目のＢレジスタ１２の内容、と２行目ＯＢレジ
スタ１２の内容の和が、６行目のＢレジスタ１２０入力
には１行目、２行目及び５行目のＢレジスタの内容の和
が、４行目以降も同様にＢレジスタ１２０入力には１行
目からその行までのＢレジスＩ’ １２の内容の和が現
われる。これらＢレジスタの入力に現われたデータをＢ
レジスタに上書きすることによって、総和演算は終了し
、最下行（６？７目）の各プロセッサのＢレジスタ１２
に最大６ピツトの総和が得られる。
の入力キャリを無視して上側の接続１！２からの入力デ
ータとＢレジスタ１２の内容を′加算し、この加算結果
を下側の接続線２に、出力し、キャリを左側の接続線３
に出力すゑ。状態がＳ、のプロセッサは、右側の接続線
３からの入力キャリと上側の接続線２からの入力デー−
をいずれも無視して、Ｂレジスタ１２の内容をそ′のま
ま下側の接続線２へ出力する。従って、＊Ｌ（／’１０
の機能をフルアダーとした彼ゲー、ト遅延によって生じ
る演算時間を経過すると、１行目の各プロセッサのＢレ
ジスタ１２０入力には自己のＢレジスタ１２の内容がそ
のｔま、２行目の各てロセツサのＢレジスタ１２の入力
には１行目のＢレジスタ１２の内容、と２行目ＯＢレジ
スタ１２の内容の和が、６行目のＢレジスタ１２０入力
には１行目、２行目及び５行目のＢレジスタの内容の和
が、４行目以降も同様にＢレジスタ１２０入力には１行
目からその行までのＢレジスＩ’ １２の内容の和が現
われる。これらＢレジスタの入力に現われたデータをＢ
レジスタに上書きすることによって、総和演算は終了し
、最下行（６？７目）の各プロセッサのＢレジスタ１２
に最大６ピツトの総和が得られる。
以上の演算の過程において、キャリは常に右から左へ、
キャリ以外のデータ（加算結果）は常に上から下に転送
されるため、一般には情行九列のプロセッサからなる装
置構成ユニツ・ト間で接続線が１組しか存在しなくとも
、切換回路６で接続線間を切換えることにより各接続＃
５をキャリ転送専用あるいは加算結果転送専用に用いる
ことができる。こ“のためンデ１−夕をマルチプレック
スするための若干の遅延時間が演算時間に加わる点を除
けは、本発明において接続線を削減したことによる演算
性能の低下はない。なお、とこではオペランドを行ごと
に配置して上から下に加算結果を伝搬させて総和演算を
行なう場合を例示しているが、オペランドが列ごとに配
置されている場合には、加算結果を左から右に、リップ
ルキャリを上から下に伝搬させることによシ上述したも
のと全く同様に総和演算を実行することができる。
キャリ以外のデータ（加算結果）は常に上から下に転送
されるため、一般には情行九列のプロセッサからなる装
置構成ユニツ・ト間で接続線が１組しか存在しなくとも
、切換回路６で接続線間を切換えることにより各接続＃
５をキャリ転送専用あるいは加算結果転送専用に用いる
ことができる。こ“のためンデ１−夕をマルチプレック
スするための若干の遅延時間が演算時間に加わる点を除
けは、本発明において接続線を削減したことによる演算
性能の低下はない。なお、とこではオペランドを行ごと
に配置して上から下に加算結果を伝搬させて総和演算を
行なう場合を例示しているが、オペランドが列ごとに配
置されている場合には、加算結果を左から右に、リップ
ルキャリを上から下に伝搬させることによシ上述したも
のと全く同様に総和演算を実行することができる。
次に、本発明においてリツプルキャ１ノとそれ以外のデ
ータの転送方向が互いに平行（逆方向）である場合をカ
ウント演算の例によシ説明する。ここで、カウント演算
とは一般にはｍ哲ｎ列のプロセッサからなる小ブロツク
内の各プロセッサの保持する１ビツトのデータ（例えに
第３図のＲレジスタ１５の内容）の総和を求める演算で
ある。カウント領域が小ブロックに一致しなかったり複
数の小ブロックを含む場合でも、カウント領域にかかつ
ている小ブロックの和をさらに加算することによ）総和
を求めることができるので、小ブロツク形状、サイズ、
位置は任意である。従って、本発明における装置構成ユ
ニットが上記のような小ブロックに対応する場合であっ
ても、各ユニット内の和どうしを更に加算するためのオ
ーバヘッドが若干増加する可能性が生じる点を除けに、
小ブロックの形状、サイズ、位置を任意に決められる場
合と同様にカウント領域内の各プロセッサの保持する１
ビツトデータの総和演算を実行することができる。すな
わち、本発明において装置構成ユニット間でキャリとそ
れ以外のデータを逆方向に同時に転送できなくても、カ
ウント領域内の各プロセッサの保持する１ビツトデータ
の総和演算の実行は可能である。
ータの転送方向が互いに平行（逆方向）である場合をカ
ウント演算の例によシ説明する。ここで、カウント演算
とは一般にはｍ哲ｎ列のプロセッサからなる小ブロツク
内の各プロセッサの保持する１ビツトのデータ（例えに
第３図のＲレジスタ１５の内容）の総和を求める演算で
ある。カウント領域が小ブロックに一致しなかったり複
数の小ブロックを含む場合でも、カウント領域にかかつ
ている小ブロックの和をさらに加算することによ）総和
を求めることができるので、小ブロツク形状、サイズ、
位置は任意である。従って、本発明における装置構成ユ
ニットが上記のような小ブロックに対応する場合であっ
ても、各ユニット内の和どうしを更に加算するためのオ
ーバヘッドが若干増加する可能性が生じる点を除けに、
小ブロックの形状、サイズ、位置を任意に決められる場
合と同様にカウント領域内の各プロセッサの保持する１
ビツトデータの総和演算を実行することができる。すな
わち、本発明において装置構成ユニット間でキャリとそ
れ以外のデータを逆方向に同時に転送できなくても、カ
ウント領域内の各プロセッサの保持する１ビツトデータ
の総和演算の実行は可能である。
第６図は、カウント演算を行なう際の装置構成ユニット
内の各プロセッサの状態Ｓ０及びＳｌを示す。
内の各プロセッサの状態Ｓ０及びＳｌを示す。
また、カウント演算のための制御信号を各プロセッサに
加えた際に状態Ｓ０及びＳ、となったプロセッサ内の構
成要素間の接続を第７図（α）、（６）に示す。いま、
ＡＬＵｌｏの機能をフルアダーとすると、状態が５０の
プロセッサ（第７図（α））はＲレジスタ１５の内容と
Ｂレジスタ１２の内容を加算し、その加算結果をＢレジ
スタ１２に入力し、キャリを左側の警続線３に出力する
。状態が５１のプロセッサ（第７図（ｂ））はＡレジス
タ１１にあらがじめ“０”を誉込んでおきＡレジスタ１
２の内容、右側の接続線３からのキャリ入力及びＢレジ
スタ１２の、内容を加算し、その加算結果をＢレジスタ
１２に入力し、キャリを左側の接続線３に出力する。す
なわち、Ｒレジスタ１５に保持されているオペランドを
１プロセッサ分右、にシフトすると同時に各ＡＬＵで加
算を実行し、この加算績□果が確定したところで、それ
をＢレジスタ１２に書込むことを繰り返す。
加えた際に状態Ｓ０及びＳ、となったプロセッサ内の構
成要素間の接続を第７図（α）、（６）に示す。いま、
ＡＬＵｌｏの機能をフルアダーとすると、状態が５０の
プロセッサ（第７図（α））はＲレジスタ１５の内容と
Ｂレジスタ１２の内容を加算し、その加算結果をＢレジ
スタ１２に入力し、キャリを左側の警続線３に出力する
。状態が５１のプロセッサ（第７図（ｂ））はＡレジス
タ１１にあらがじめ“０”を誉込んでおきＡレジスタ１
２の内容、右側の接続線３からのキャリ入力及びＢレジ
スタ１２の、内容を加算し、その加算結果をＢレジスタ
１２に入力し、キャリを左側の接続線３に出力する。す
なわち、Ｒレジスタ１５に保持されているオペランドを
１プロセッサ分右、にシフトすると同時に各ＡＬＵで加
算を実行し、この加算績□果が確定したところで、それ
をＢレジスタ１２に書込むことを繰り返す。
この結果、第６図の各行のＲレジスタに格納されていた
１ビツトのオペランドの和が右端の５０のプロセッサに
ＬＳＢが入る形で各行のプロセッサのＢレジスタ１２に
得られる。
１ビツトのオペランドの和が右端の５０のプロセッサに
ＬＳＢが入る形で各行のプロセッサのＢレジスタ１２に
得られる。
上述のように、カウント演算においてはキャリトオヘラ
ンドの転送方向が逆なので、オペランドの転送と加算を
同時に行なう必要があシ、このため２組の接続線２，５
が必要でも之。従って、本発明のデータ処理装置ではオ
ペランドのカウント範囲を装置構成子ニット・内で閉じ
る必要がある。なお、カウント演算速度にこだわらない
場合には、ユニット間のオペランドの転送と加算を別の
サイクルで実行する時分割手法を用いることもできる。
ンドの転送方向が逆なので、オペランドの転送と加算を
同時に行なう必要があシ、このため２組の接続線２，５
が必要でも之。従って、本発明のデータ処理装置ではオ
ペランドのカウント範囲を装置構成子ニット・内で閉じ
る必要がある。なお、カウント演算速度にこだわらない
場合には、ユニット間のオペランドの転送と加算を別の
サイクルで実行する時分割手法を用いることもできる。
各行に得られたカウント結果どうしを前述した総和演算
の手法によって加算することにより、装置構成ユニット
の最下行に装置構成ユニット内の総和が得られる。カウ
ント領域が複数の装を構成ユ、ニットにまたがる場合に
は、ユニットごとの総和を適当に移動した後、再度総和
演算を繰シ返すことによって求める仁とができる。〜 −第８図は、第２図示の切換え回路′６の構成の一例を
図示したもので、（−は装置構成ユニットの上側の回路
、（６）は下側の回路、（６）は左側の回路、（φは右
側の回路である。ここで、２０は２人力１出力のマルチ
プレクサ、２１は３値バッファ回路、２２はインバータ
、２３はマルチプレクサ制御端子、２４．２４’は３値
制御端子である。マルチプレクサ制御端子２３への制御
信号は全切換え回路について共通でアシ′、接続Ｉｗ５
をキャリ用転送路とするかそれ以・外のデータの転送路
とするかを選択する。′ｔた・、３値制御端子２４への
制御信号も同様に全ての上下に位置する切換え回路に一
ついて共通であシ、上下方向に関して苓ヤリ弗るいはそ
れ以外のデータの転送方向を決める。６値１１［＋１１
１端子２４′への制御信号も同様に全ての左右に位置す
るすべての切換え回路について共通でｉｂ、左右方向に
関してキャリあるいはそれ以外のデータの転送方向を決
める。
の手法によって加算することにより、装置構成ユニット
の最下行に装置構成ユニット内の総和が得られる。カウ
ント領域が複数の装を構成ユ、ニットにまたがる場合に
は、ユニットごとの総和を適当に移動した後、再度総和
演算を繰シ返すことによって求める仁とができる。〜 −第８図は、第２図示の切換え回路′６の構成の一例を
図示したもので、（−は装置構成ユニットの上側の回路
、（６）は下側の回路、（６）は左側の回路、（φは右
側の回路である。ここで、２０は２人力１出力のマルチ
プレクサ、２１は３値バッファ回路、２２はインバータ
、２３はマルチプレクサ制御端子、２４．２４’は３値
制御端子である。マルチプレクサ制御端子２３への制御
信号は全切換え回路について共通でアシ′、接続Ｉｗ５
をキャリ用転送路とするかそれ以・外のデータの転送路
とするかを選択する。′ｔた・、３値制御端子２４への
制御信号も同様に全ての上下に位置する切換え回路に一
ついて共通であシ、上下方向に関して苓ヤリ弗るいはそ
れ以外のデータの転送方向を決める。６値１１［＋１１
１端子２４′への制御信号も同様に全ての左右に位置す
るすべての切換え回路について共通でｉｂ、左右方向に
関してキャリあるいはそれ以外のデータの転送方向を決
める。
以上装置構成ユニットを５行３列のプｂセッサによりＩ
Ｉ成する例について説明したが、一般には惰行２列（惰
−は自然数）のプロセッサによシ装置構成ユニツ、トを
構成することができる。１チツプに８行８列のプロセッ
サを搭載したＩＣを基本として数千個以上のプロセッサ
を含む本発明のデータ処理装置を構成する場合には、装
置構成ユニットを、単一のＩＣを搭載した基板から構成
する方法及び複数個のＩＣを搭載した基板から構成する
方法の２種類が考えられる。前者の方法では、基板間の
接続はＩＣ間の接続でもあるため基板溝の接続線数も減
少し、このためＩＣパッケージの小形化及び基板の小形
化の両方に大きな効果がある。しかし、リップルキャリ
とそれ以外のデータを同時に平行に転送できる範囲はｒ
ｃ内に限られる。これに対して後者の方法は、ＩＣ間の
接続線数が減らないためＩＣＣパラケージは小さく表ら
ず前者の場合ｔ１ど基板を小さくすることはできないが
、同−基板内邊らばリップルキャリとそれ以外のデータ
を同時に平行に転送できる′という長所を持つ。
Ｉ成する例について説明したが、一般には惰行２列（惰
−は自然数）のプロセッサによシ装置構成ユニツ、トを
構成することができる。１チツプに８行８列のプロセッ
サを搭載したＩＣを基本として数千個以上のプロセッサ
を含む本発明のデータ処理装置を構成する場合には、装
置構成ユニットを、単一のＩＣを搭載した基板から構成
する方法及び複数個のＩＣを搭載した基板から構成する
方法の２種類が考えられる。前者の方法では、基板間の
接続はＩＣ間の接続でもあるため基板溝の接続線数も減
少し、このためＩＣパッケージの小形化及び基板の小形
化の両方に大きな効果がある。しかし、リップルキャリ
とそれ以外のデータを同時に平行に転送できる範囲はｒ
ｃ内に限られる。これに対して後者の方法は、ＩＣ間の
接続線数が減らないためＩＣＣパラケージは小さく表ら
ず前者の場合ｔ１ど基板を小さくすることはできないが
、同−基板内邊らばリップルキャリとそれ以外のデータ
を同時に平行に転送できる′という長所を持つ。
以上詳細に説明したようＫ、本発明のデータ処理装置は
、リップルキャリ及びそれ以外のデータを転送するため
の専用の隣接プロセッサ間接続線を２組、有するユニッ
トを構成すると共に、異なるユニットに楓する隣接プロ
セッサ間ではりップルキ、ヤリ及びそれ以外のデータの
うち一方を行方向に他方を列方向に選択的に転送する共
用の接続線を１組だけ設ける構成であるから、プロセッ
サ間の接続線数が低減でき、Ｉ Ｃ，−パッケージ、基
板。
、リップルキャリ及びそれ以外のデータを転送するため
の専用の隣接プロセッサ間接続線を２組、有するユニッ
トを構成すると共に、異なるユニットに楓する隣接プロ
セッサ間ではりップルキ、ヤリ及びそれ以外のデータの
うち一方を行方向に他方を列方向に選択的に転送する共
用の接続線を１組だけ設ける構成であるから、プロセッ
サ間の接続線数が低減でき、Ｉ Ｃ，−パッケージ、基
板。
装置全体の小形化が達成できる利点がある。
【図面の簡単な説明】
第１図は従来装置の構成ブロック図、第２図は本発明の
一実施例の構成ブロック図、第３図は第１図示のプロセ
ッサ１の一構成例のブロック図、第４図は第１図示の実
施例において総和演算を行う場合の各プロセッサの状態
を示すブロック図、第５図（ロ）、（ｂ）及び（ｃ）は
第４図示の各状態に対応して構成されるプロセッサ１の
一構成例のブロック図、第６図は第１図示の実施例にお
いでカウント演算を行う場合の各プ電セッサの状態を示
すブロック図、第７図−及び（ｂ）は第６図示の各状態
に対応して構成されるプロセッサ１の一構成例のブロッ
ク図、第８図は乃至（ｄ）は第２図示の切換回路６及び
６′の一構成例のブロック図である。 １・・・プロセッサ、２−・・リップルキャリ以外のデ
ータのみを転送する隣接プロ令ツサ間接続線、５・・・
リップルキャリのみを転送する隣接プａセツ誉間接続線
、４・・・装置構成ユニット、５．５′・・・リップル
キャリ及びそれ以外のデータを選択的に転送する共用の
接続線、６．６’−・・接続線切換回路。 第２図 第３図 第５ （α） （１）） １８ 図 （Ｃ） Ｃｄ）
一実施例の構成ブロック図、第３図は第１図示のプロセ
ッサ１の一構成例のブロック図、第４図は第１図示の実
施例において総和演算を行う場合の各プロセッサの状態
を示すブロック図、第５図（ロ）、（ｂ）及び（ｃ）は
第４図示の各状態に対応して構成されるプロセッサ１の
一構成例のブロック図、第６図は第１図示の実施例にお
いでカウント演算を行う場合の各プ電セッサの状態を示
すブロック図、第７図−及び（ｂ）は第６図示の各状態
に対応して構成されるプロセッサ１の一構成例のブロッ
ク図、第８図は乃至（ｄ）は第２図示の切換回路６及び
６′の一構成例のブロック図である。 １・・・プロセッサ、２−・・リップルキャリ以外のデ
ータのみを転送する隣接プロ令ツサ間接続線、５・・・
リップルキャリのみを転送する隣接プａセツ誉間接続線
、４・・・装置構成ユニット、５．５′・・・リップル
キャリ及びそれ以外のデータを選択的に転送する共用の
接続線、６．６’−・・接続線切換回路。 第２図 第３図 第５ （α） （１）） １８ 図 （Ｃ） Ｃｄ）
Claims (1)
- 【特許請求の範囲】 プロセッサを行方向及び列方向に複数個配列し、行方向
及び列方向の隣接プロセッサ間でリップルキャリ及びリ
ップルキャリ以外のデータを転送しつつデータ処理を行
うデータ処理装置において；行方向及び列方向の隣接相
互間に・おいてリップルキャリ転送用６接続線及びリッ
プルキャリ以外のユニットニ属する隣接プロセッサ間に
おいてリップルキャリ及びリップルキャリ以外のデータ
のうち一方を行方向に他方を列方向に選択的に転送す
。 る共用の接続線及び接続線切換回路を備えたことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105814A JPS588371A (ja) | 1981-07-06 | 1981-07-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105814A JPS588371A (ja) | 1981-07-06 | 1981-07-06 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588371A true JPS588371A (ja) | 1983-01-18 |
| JPS6146868B2 JPS6146868B2 (ja) | 1986-10-16 |
Family
ID=14417550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105814A Granted JPS588371A (ja) | 1981-07-06 | 1981-07-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223874A (ja) * | 1983-03-08 | 1984-12-15 | アルカテル・エヌ・ブイ | 連想アレイ |
| JPS62147583A (ja) * | 1985-12-23 | 1987-07-01 | Nippon Telegr & Teleph Corp <Ntt> | 並列デ−タ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574168U (ja) * | 1992-01-09 | 1993-10-08 | 株式会社明電舎 | 可変速装置組込回転電機 |
-
1981
- 1981-07-06 JP JP56105814A patent/JPS588371A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223874A (ja) * | 1983-03-08 | 1984-12-15 | アルカテル・エヌ・ブイ | 連想アレイ |
| JPS62147583A (ja) * | 1985-12-23 | 1987-07-01 | Nippon Telegr & Teleph Corp <Ntt> | 並列デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146868B2 (ja) | 1986-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6073185A (en) | Parallel data processor | |
| US6298472B1 (en) | Behavioral silicon construct architecture and mapping | |
| EP0728337B1 (en) | Parallel data processor | |
| US20060012395A1 (en) | Reconfigurable processor element utilizing both course and fine grained reconfigurable elements | |
| EP0380100A2 (en) | Multiplier | |
| WO1992018935A1 (fr) | Dispositif et procede de traitement de donnees | |
| JPH0229124A (ja) | スタンダードセル | |
| JPS6146868B2 (ja) | ||
| US4979018A (en) | Semiconductor device with parallel multiplier using at least three wiring layers | |
| EP0315550A2 (en) | Highly parallel computer architecture employing crossbar switch with selectable pipeline delay | |
| JP2600591B2 (ja) | 乗算器 | |
| US5151995A (en) | Method and apparatus for producing successive calculated results in a high-speed computer functional unit using low-speed VLSI components | |
| US4800487A (en) | Topography of integrated circuit including a microprocessor | |
| JPH01241597A (ja) | フラットパネルディスプレイ装置の駆動方法及びフラットパネルディスプレイ装置 | |
| JP2696903B2 (ja) | 数値計算装置 | |
| JPH0713957A (ja) | 並列プロセッサ | |
| JPS5840678A (ja) | データ処理装置 | |
| JP2607735B2 (ja) | 倍数器の部分積加算方法 | |
| JP2922963B2 (ja) | シーケンスコントローラ | |
| Kondo et al. | A large scale cellular array processor: AAP-1 | |
| JPS60123930A (ja) | 高速演算方式 | |
| EP0375400A1 (en) | Processor array system | |
| JPS62122145A (ja) | マスタスライス方式ｌｓｉ | |
| JPS6370450A (ja) | 半導体集積回路 | |
| JPH04277652A (ja) | 半導体集積回路 |