JPS60142425A - スキヤン制御方式 - Google Patents
スキヤン制御方式Info
- Publication number
- JPS60142425A JPS60142425A JP25002583A JP25002583A JPS60142425A JP S60142425 A JPS60142425 A JP S60142425A JP 25002583 A JP25002583 A JP 25002583A JP 25002583 A JP25002583 A JP 25002583A JP S60142425 A JPS60142425 A JP S60142425A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- signal
- mode
- gate
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
α）発明の技術分野
本発明は情報処理システムにおけるサービスプロセッサ
と他の装置間のスキャン制御に関するものである。
と他の装置間のスキャン制御に関するものである。
（２） 従来技術と問題点
第１図はサービスプロセッサと他の装置の接続系統を示
す図で、１はサービスプロセッサ、２．〜２ユは装置、
３〜５は信号線である。
す図で、１はサービスプロセッサ、２．〜２ユは装置、
３〜５は信号線である。
第１図において、サービスプロセッサ１は各装置２１〜
２゜に対し、信号線３〜５を使用して情報をビットシリ
アルに転送し、これらの装置をスキャン制御している。
２゜に対し、信号線３〜５を使用して情報をビットシリ
アルに転送し、これらの装置をスキャン制御している。
信号線３は装置機番信号（並列信号）を、信号線４はス
キャンアドレス信号（並列信号）を、５はスキャンデー
タ信号（直列信号）をそれぞれ転送する。各装置２、〜
２ユでは信号線３上の機番信号が自機番と一致するとき
のみ信号線４．５を接続する。
キャンアドレス信号（並列信号）を、５はスキャンデー
タ信号（直列信号）をそれぞれ転送する。各装置２、〜
２ユでは信号線３上の機番信号が自機番と一致するとき
のみ信号線４．５を接続する。
第２図はスキャン制御用レジスタを示す図で、夫々に異
なるスキャン・アドレスが付され、多数存在するレジス
タのうちの２つを示してあシ、矢印はシフト方向を示し
ておシ、ＩＮはスキャンイン側、ＯＵＴはスキャンアウ
ト側を、Ｄはデータ部を、人はアドレス部を、Ｃは制御
部を、Ｎは未使用部をそれぞれ表わしているもので、０
〜３１の数字はビット位置である０従来、このようなス
キャン制御においては、装置側ではデータの長さに関係
なく１ワード（３２ビツト）のスキャンが終了してから
処理を開始するので、制御部Ｃの情報が受信側のスキャ
ン制御レジスタ上で右方向にシフトされ、第２図のビッ
ト３１の位置のデータがビット７の位置に到達したとき
、初めて装置側で制御内容が判別され処理が開始されて
いた。
なるスキャン・アドレスが付され、多数存在するレジス
タのうちの２つを示してあシ、矢印はシフト方向を示し
ておシ、ＩＮはスキャンイン側、ＯＵＴはスキャンアウ
ト側を、Ｄはデータ部を、人はアドレス部を、Ｃは制御
部を、Ｎは未使用部をそれぞれ表わしているもので、０
〜３１の数字はビット位置である０従来、このようなス
キャン制御においては、装置側ではデータの長さに関係
なく１ワード（３２ビツト）のスキャンが終了してから
処理を開始するので、制御部Ｃの情報が受信側のスキャ
ン制御レジスタ上で右方向にシフトされ、第２図のビッ
ト３１の位置のデータがビット７の位置に到達したとき
、初めて装置側で制御内容が判別され処理が開始されて
いた。
従って制御部情報が転送されてから、これが装置側で解
読されるまでの時間的損失が大であると云う欠点があっ
た。
読されるまでの時間的損失が大であると云う欠点があっ
た。
（３）発明の目的
本発明は上記従来の欠点に鑑み、スキャン制御に係る制
御部の情報を、早期に検出して処理全開始することによ
り時間的損失の減少を図ることの可能な方式を提供する
こと全目的としている。
御部の情報を、早期に検出して処理全開始することによ
り時間的損失の減少を図ることの可能な方式を提供する
こと全目的としている。
（４）発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおシ、サービスプロセッサによってビットシリアル
に複数バイトを単位として制御される装置において、転
送される情報の有効バイト数が何バイトであるがをサー
ビスプロセッサからのスキャンアドレス信れるビットに
よそ情報に基いて処理を開始することを特徴とするスキ
ャン制御方式により達成される。
のとおシ、サービスプロセッサによってビットシリアル
に複数バイトを単位として制御される装置において、転
送される情報の有効バイト数が何バイトであるがをサー
ビスプロセッサからのスキャンアドレス信れるビットに
よそ情報に基いて処理を開始することを特徴とするスキ
ャン制御方式により達成される。
（５） 発明の実施例
第３図は本発明の１実施例に用いる識別回路ノ回路図で
あって、サービスプロセッサカらのスキャン制御データ
の制御部からメモリライト信号全検出する回路を示すも
のであ枳６〜８はアンドゲート、９〜１１はフリップフ
ロップ、１２はモード検出回路を表わしている０ 第３図において、サービスプロセッサよシ、データが送
られる場合は、装置側で、スキャンアドレス信号（第１
図の信号線４で送られるアドレス信号）全モード検出回
路１２でデコードし、送られて来るスキャンデータがロ
ングモード（３２ビツト）であるかショートモード（８
ビツト）であるかを識別して、それぞれに設けたゲート
ヲ制御している。例えば第２図に示した上側のレジスタ
にデータ部（Ｄ）、アドレス部（Ａ）のデータが送られ
る場合は、該レジスタを指示するスキャンアドレスより
ロングモード信号と検出され、第３図のアンドゲート６
を生かしてビットカウント３２信号を受けた該ゲート６
の出力にょクツリップフロップ９をセットしてロングス
キャンエンド信号全出力する。また第２図に示した下側
のレジスタに制御部（Ｃ）ｋ受信する際には、そのスキ
ャンアドレスよりショートモードと検出され、第３図の
アンドゲート７を生かしてビットカウント８信号を受け
た該ゲート７の出力によりフリップフロップ１０をセッ
トして、ショートスキャンエンド信号孕出力する。該シ
ョートスキャンエンド信号はアンドゲート８に入力され
、該アンドゲート８はスキャンアドレスとビット３１（
メモリライトを表わすビット）の条件でフリップフロッ
プ１１をセットして、メモリライト信号を出力する。
あって、サービスプロセッサカらのスキャン制御データ
の制御部からメモリライト信号全検出する回路を示すも
のであ枳６〜８はアンドゲート、９〜１１はフリップフ
ロップ、１２はモード検出回路を表わしている０ 第３図において、サービスプロセッサよシ、データが送
られる場合は、装置側で、スキャンアドレス信号（第１
図の信号線４で送られるアドレス信号）全モード検出回
路１２でデコードし、送られて来るスキャンデータがロ
ングモード（３２ビツト）であるかショートモード（８
ビツト）であるかを識別して、それぞれに設けたゲート
ヲ制御している。例えば第２図に示した上側のレジスタ
にデータ部（Ｄ）、アドレス部（Ａ）のデータが送られ
る場合は、該レジスタを指示するスキャンアドレスより
ロングモード信号と検出され、第３図のアンドゲート６
を生かしてビットカウント３２信号を受けた該ゲート６
の出力にょクツリップフロップ９をセットしてロングス
キャンエンド信号全出力する。また第２図に示した下側
のレジスタに制御部（Ｃ）ｋ受信する際には、そのスキ
ャンアドレスよりショートモードと検出され、第３図の
アンドゲート７を生かしてビットカウント８信号を受け
た該ゲート７の出力によりフリップフロップ１０をセッ
トして、ショートスキャンエンド信号孕出力する。該シ
ョートスキャンエンド信号はアンドゲート８に入力され
、該アンドゲート８はスキャンアドレスとビット３１（
メモリライトを表わすビット）の条件でフリップフロッ
プ１１をセットして、メモリライト信号を出力する。
（６）発明の効果
本発明の方式によれば、サービスプロセッサによる各装
置のスキャン制御に際し、装置側で、スキャンアドレス
情報に基いて、送られて来るデータがロングモードであ
るかショートモードであるか全識別して処理するので、
時間的損失が少なく、効率的な制御が行える利点がある
。
置のスキャン制御に際し、装置側で、スキャンアドレス
情報に基いて、送られて来るデータがロングモードであ
るかショートモードであるか全識別して処理するので、
時間的損失が少なく、効率的な制御が行える利点がある
。
第１図はサービスプロセッサと他の装置の接続系統を示
す図、第２図はスキャン制御用レジスタ金示す図、第３
図は本発明の１実施例に用いる識別回路の回路図である
。
す図、第２図はスキャン制御用レジスタ金示す図、第３
図は本発明の１実施例に用いる識別回路の回路図である
。
Claims (1)
- サービスプロセッサによってビットシリアルに複数バイ
トを単位として制御される装置において、転送される情
報の有効バイト数が何バイトであるかをサービスプロセ
ッサからのスキャンアドレス信号によって識別して、当
該するバイト数の情報を受信後直ちに該情報あるいは該
情報に含まれるビットによる情報に基いて処理全開始す
ることを特徴とするスキャン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002583A JPS60142425A (ja) | 1983-12-28 | 1983-12-28 | スキヤン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002583A JPS60142425A (ja) | 1983-12-28 | 1983-12-28 | スキヤン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142425A true JPS60142425A (ja) | 1985-07-27 |
Family
ID=17201717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25002583A Pending JPS60142425A (ja) | 1983-12-28 | 1983-12-28 | スキヤン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109531A (ja) * | 1986-10-28 | 1988-05-14 | Nec Corp | カ−ド認識方式 |
| JPS63300347A (ja) * | 1987-05-30 | 1988-12-07 | Fujitsu Ten Ltd | データ転送方式 |
-
1983
- 1983-12-28 JP JP25002583A patent/JPS60142425A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109531A (ja) * | 1986-10-28 | 1988-05-14 | Nec Corp | カ−ド認識方式 |
| JPS63300347A (ja) * | 1987-05-30 | 1988-12-07 | Fujitsu Ten Ltd | データ転送方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4271466A (en) | Direct memory access control system with byte/word control of data bus | |
| US3848235A (en) | Scan and read control apparatus for a disk storage drive in a computer system | |
| US4268902A (en) | Maintenance interface for a service processor-central processing unit computer system | |
| US6173353B1 (en) | Method and apparatus for dual bus memory transactions | |
| CA1171968A (en) | Microprocessor architecture having internal access means | |
| JPS60142425A (ja) | スキヤン制御方式 | |
| US4713793A (en) | Circuit for CCIS data transfer between a CPU and a plurality of terminal equipment controllers | |
| JPS5837578B2 (ja) | チヤネルソウチ | |
| JPS59100959A (ja) | 複合プロセツサシステム | |
| KR920001594B1 (ko) | 컴퓨터용 인터페이스보드 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| CA1050169A (en) | Scan and read control apparatus for a disk storage drive in a computer system | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPS63132362A (ja) | コマンド動作制御方式 | |
| JPS58121459A (ja) | 電子計算機のサ−ビスプロセツサ | |
| JPS6257050A (ja) | 共有メモリ装置 | |
| JPS6143364A (ja) | インタフエ−ス制御装置 | |
| JPH05204775A (ja) | ローカルメモリ診断装置 | |
| JPS62206648A (ja) | チャネル処理装置 | |
| JPH01271858A (ja) | シングルチップマイクロコンピュータ | |
| JPS5887612A (ja) | 入出力制御診断装置 | |
| JPH04267456A (ja) | 共通バス方式 | |
| JPS58121200A (ja) | デ−タバツフア診断方式 | |
| JPS6326744A (ja) | マイクロプロセツサにおけるメモリバンク切り換え回路 | |
| JPS6050934A (ja) | テスト容易化回路 |