JPS60142458A - アドレス判定方式 - Google Patents
アドレス判定方式Info
- Publication number
- JPS60142458A JPS60142458A JP25002783A JP25002783A JPS60142458A JP S60142458 A JPS60142458 A JP S60142458A JP 25002783 A JP25002783 A JP 25002783A JP 25002783 A JP25002783 A JP 25002783A JP S60142458 A JPS60142458 A JP S60142458A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
不発明は情報処理システムにおける入出力制御装置に関
するもので、データ転送に際し上位装置から送出される
デバイス選択のためのアドレス情報を、入出力制御装置
側で識別する制御に係るものである。
するもので、データ転送に際し上位装置から送出される
デバイス選択のためのアドレス情報を、入出力制御装置
側で識別する制御に係るものである。
（２）従来技術と問題点
転送装置（チャネル）と入出力制御装置（通信制御装置
や通信制御処理装置を含む）との間でデータを転送する
際には、転送装置が、イニシャルセレクションにてデー
タの転送先のデバイス等のアドレスをデータバス上に乗
せると共に、タグ線によって、アドレス情報がデータバ
スに乗っていることを表示する。
や通信制御処理装置を含む）との間でデータを転送する
際には、転送装置が、イニシャルセレクションにてデー
タの転送先のデバイス等のアドレスをデータバス上に乗
せると共に、タグ線によって、アドレス情報がデータバ
スに乗っていることを表示する。
このとき、入出力制御装置はデータバス上のアドレス情
報が、自制御装置に接続されている入出力装置のアドレ
スであるか否かを調べ、それが該当する場合には、タグ
線によって転送装置に合図をして、その後送られてくる
データバス上のデータを当該入出力装置へ転送するなど
の制御を行なう。
報が、自制御装置に接続されている入出力装置のアドレ
スであるか否かを調べ、それが該当する場合には、タグ
線によって転送装置に合図をして、その後送られてくる
データバス上のデータを当該入出力装置へ転送するなど
の制御を行なう。
データの転送は情報をバーストモードで転送スる場合と
、マルチプレクスモードで転送する場合とがあるが、後
者の場合は転送装置内に各入出力装＠ＶＣ対応するサブ
チャネルを複数個持ち、それらが入出力制御装置に接続
されている入出力装置や回線にそれぞれ固定的に対応し
ている。そして、この場合は、前述の入出力制御装置に
おいてのアドレス判定は、それが予め定められた値の範
囲内であるか否かによって行なわれる。
、マルチプレクスモードで転送する場合とがあるが、後
者の場合は転送装置内に各入出力装＠ＶＣ対応するサブ
チャネルを複数個持ち、それらが入出力制御装置に接続
されている入出力装置や回線にそれぞれ固定的に対応し
ている。そして、この場合は、前述の入出力制御装置に
おいてのアドレス判定は、それが予め定められた値の範
囲内であるか否かによって行なわれる。
第１図は従来の入出力制御装置におけるアドレス判定回
路の例を示すブロック図であって、ＩＡ、ＩＢはバスア
ウトレジスタ、２Ａ、２１１はアドレス設定板、３Ｂ％
ＪＬはアドレス範囲設定板、４Ａ、４Ｂは比較回路、
５Ａ、５Ｂはスイッチ、６はアドレス範囲照合回路、７
はオアゲートを表わしている。各番号中のサフィックス
はＡはそれがＡ側のインタフェースに対応し、Ｂはそれ
がＢ側のインタフェースに対応していることを示してい
る。また、アドレス範囲設定板３Ｈはノ・イアドレス設
定用、３Ｌはローアドレス設定用であることを示してい
る。
路の例を示すブロック図であって、ＩＡ、ＩＢはバスア
ウトレジスタ、２Ａ、２１１はアドレス設定板、３Ｂ％
ＪＬはアドレス範囲設定板、４Ａ、４Ｂは比較回路、
５Ａ、５Ｂはスイッチ、６はアドレス範囲照合回路、７
はオアゲートを表わしている。各番号中のサフィックス
はＡはそれがＡ側のインタフェースに対応し、Ｂはそれ
がＢ側のインタフェースに対応していることを示してい
る。また、アドレス範囲設定板３Ｈはノ・イアドレス設
定用、３Ｌはローアドレス設定用であることを示してい
る。
第１図において、転送装置より、デバイス選択ノためデ
ータバス上にアドレス情報が送出されたとき、入出力制
御装置側では、該アドレス情報がバスアウトレジスタＩ
ＡまたはＩＢに乗せられる。そして、その値は、予め設
定されているアドレス設定板２人または２Ｂの値と比較
されたり、アドレス範囲設定板３Ｈまたは３Ｌの値の範
囲内であるか否かが照合チェックされて、いずれかに該
当する場合には、ＮＡＯ（ＮＳＣアドレス一致信号）ま
たはＥＡＯ（ｌｉ：ＳＣアドレス範囲内信号）が出力さ
れて、該アドレス情報が白人出力制御装置の管轄下にあ
る入出力装置のものであることが制御部に通知される。
ータバス上にアドレス情報が送出されたとき、入出力制
御装置側では、該アドレス情報がバスアウトレジスタＩ
ＡまたはＩＢに乗せられる。そして、その値は、予め設
定されているアドレス設定板２人または２Ｂの値と比較
されたり、アドレス範囲設定板３Ｈまたは３Ｌの値の範
囲内であるか否かが照合チェックされて、いずれかに該
当する場合には、ＮＡＯ（ＮＳＣアドレス一致信号）ま
たはＥＡＯ（ｌｉ：ＳＣアドレス範囲内信号）が出力さ
れて、該アドレス情報が白人出力制御装置の管轄下にあ
る入出力装置のものであることが制御部に通知される。
この様な従来の入出力制御装置においては、予めアドレ
ス値を設定して置く手段として設定板上での端子の短絡
等による方法が採られているので、入出力装置の増設や
接続の変更等に際するアドレス設定値の変更が面倒であ
ると言う問題点があった。また、複数のサブチャネルを
有する転送装置に対応する場合には、ハードウェア上の
制約からＡ側のインタフェースとＢ側のインタフェース
とが同一のアドレス範囲であって、かつアドレスが連続
していなければならず、また、上限アドレス、下限アド
レスは、それぞれ、一定の境界値（例えば１６アドレス
、４アドレスなど）でなければならない等の制約がある
と言う問題点があった。
ス値を設定して置く手段として設定板上での端子の短絡
等による方法が採られているので、入出力装置の増設や
接続の変更等に際するアドレス設定値の変更が面倒であ
ると言う問題点があった。また、複数のサブチャネルを
有する転送装置に対応する場合には、ハードウェア上の
制約からＡ側のインタフェースとＢ側のインタフェース
とが同一のアドレス範囲であって、かつアドレスが連続
していなければならず、また、上限アドレス、下限アド
レスは、それぞれ、一定の境界値（例えば１６アドレス
、４アドレスなど）でなければならない等の制約がある
と言う問題点があった。
（３）発明の目的
本発明は上記従来の問題点に鑑み、設定が容易で、かつ
、複数のサブチャネルを有する転送装置に対応する場合
であっても、アドレス設定上の制約の少ない入出力制御
装置のアドレス判定方式を提供することを目的としてい
る。
、複数のサブチャネルを有する転送装置に対応する場合
であっても、アドレス設定上の制約の少ない入出力制御
装置のアドレス判定方式を提供することを目的としてい
る。
（４）発明の構成
そしてこの目的は本発明によれば、特許請求の範囲に記
載のとおり、入出力制御装置において、アドレス定義用
の記憶部と、上位装置からのイニシャルセレクションア
ドレスを基に該記憶部へのアクセス用アドレスを生成す
る手段とを設け、予め該記憶部に全サブチャネルのアド
レスに対応してそれぞれのサブチャネルごとに該サブチ
ャネルのアドレスが定義されているか否かまたは定義さ
れているアドレスの範囲内であるか否かを対向する上位
装置とのインタフェースごとに曹き込んでおいて、上位
装置からのイニシャルセレクション時、前記手段により
生成したアドレスにより記憶部を参照して上位装置から
の選択の有無を判定することを特徴とするアドレス判定
方式により達成される。
載のとおり、入出力制御装置において、アドレス定義用
の記憶部と、上位装置からのイニシャルセレクションア
ドレスを基に該記憶部へのアクセス用アドレスを生成す
る手段とを設け、予め該記憶部に全サブチャネルのアド
レスに対応してそれぞれのサブチャネルごとに該サブチ
ャネルのアドレスが定義されているか否かまたは定義さ
れているアドレスの範囲内であるか否かを対向する上位
装置とのインタフェースごとに曹き込んでおいて、上位
装置からのイニシャルセレクション時、前記手段により
生成したアドレスにより記憶部を参照して上位装置から
の選択の有無を判定することを特徴とするアドレス判定
方式により達成される。
（５）発明の実施例
第２図は通信制御処理装置の構成例を示すブロック図で
、８は中央制御部、９は主記憶装置、１０はサービスプ
ロセッサ（ＳＶＰ）、１１、〜１１１１はチャネルアダ
プタ、１２１〜１２、は回線走査機構、１３はコモ；／
バス、１４はＳＶＰリンクを表わしている。この様な構
成の通信制御処理装置において、チャネルアダプタ１１
．〜１１．は転送装置とのインタフェースを制御してい
る。不発明を通信制御処理装置に適用する場合、該チャ
ネルアダプタ内において実現される。
、８は中央制御部、９は主記憶装置、１０はサービスプ
ロセッサ（ＳＶＰ）、１１、〜１１１１はチャネルアダ
プタ、１２１〜１２、は回線走査機構、１３はコモ；／
バス、１４はＳＶＰリンクを表わしている。この様な構
成の通信制御処理装置において、チャネルアダプタ１１
．〜１１．は転送装置とのインタフェースを制御してい
る。不発明を通信制御処理装置に適用する場合、該チャ
ネルアダプタ内において実現される。
第２図の通信制御処理装置はプログラム内蔵形の制御装
置であって、その制御プログラムの種類によって、異な
った制御が可能となっている。すなわち、ネーテイプモ
ードによる制御を行なう場合は、複数回線の制御情報お
よびデータは、ホストコンピュータとの間で１つのサブ
チャネル（ＮＳＣアドレス）を用いて転送され、一方、
エミュレーションプログラムによる制御を行なう場合は
、複数回線と複数のサブチャネル（ＥＳＣＳＣアドレス
一対一に対応させてマルチプレクスモードでの転送が行
なわれる。ホストコンピュータと通信制御処理装置との
間の通信は転送装置の発行するＩ１０コマンドを実行す
る形で進められる。転送装置は接続しようとする入出力
制御装置に対してイニシャルセレクション−シーケンス
をとり、目的の入出力制御装置を選択してコマンドを発
行する。通信制御処理装置は転送装置からのイニシャル
セレクションに対し、バスアウト上に転送されてくるア
ドレスを調べて、それが自装置宛のイニシャルセレクシ
ョンであるか否かを判定する。
置であって、その制御プログラムの種類によって、異な
った制御が可能となっている。すなわち、ネーテイプモ
ードによる制御を行なう場合は、複数回線の制御情報お
よびデータは、ホストコンピュータとの間で１つのサブ
チャネル（ＮＳＣアドレス）を用いて転送され、一方、
エミュレーションプログラムによる制御を行なう場合は
、複数回線と複数のサブチャネル（ＥＳＣＳＣアドレス
一対一に対応させてマルチプレクスモードでの転送が行
なわれる。ホストコンピュータと通信制御処理装置との
間の通信は転送装置の発行するＩ１０コマンドを実行す
る形で進められる。転送装置は接続しようとする入出力
制御装置に対してイニシャルセレクション−シーケンス
をとり、目的の入出力制御装置を選択してコマンドを発
行する。通信制御処理装置は転送装置からのイニシャル
セレクションに対し、バスアウト上に転送されてくるア
ドレスを調べて、それが自装置宛のイニシャルセレクシ
ョンであるか否かを判定する。
第３図は不発明の１実施例のアドレス判定回路を示すブ
ロック図であって、通信制御処理装置のチャネルアダプ
タの回路の一部であり、１５はｓｖｐリンク制御回路、
１６はローカルストレージコントロールレ姦り、１７は
ローカルストレージデータレジスタ、１８はローカルス
トレージアドレスレジスタ、１９はローカルストレージ
アドレス作成回路、２゜はローカルストレージ、２１は
アドレス判定回路、２２Ａ 、２２ｎはバスアウトレジ
スタ、２３Ａ、２３．はスイッチを表わしている。
ロック図であって、通信制御処理装置のチャネルアダプ
タの回路の一部であり、１５はｓｖｐリンク制御回路、
１６はローカルストレージコントロールレ姦り、１７は
ローカルストレージデータレジスタ、１８はローカルス
トレージアドレスレジスタ、１９はローカルストレージ
アドレス作成回路、２゜はローカルストレージ、２１は
アドレス判定回路、２２Ａ 、２２ｎはバスアウトレジ
スタ、２３Ａ、２３．はスイッチを表わしている。
第４図はローカルストレージ上のアドレス定義情報を示
す図で、２４はＡインタフェース側のＮＳＣアドレス定
義ビット、２５はＢインタフェース側のＮＳＣアドレス
定義ヒツト、２６はＡインタフェース側のＥＳＣアドレ
ス範囲定義ビット、２７はＢインタフェース側のＥ’Ｓ
Ｃアドレス範囲定義ビットである。
す図で、２４はＡインタフェース側のＮＳＣアドレス定
義ビット、２５はＢインタフェース側のＮＳＣアドレス
定義ヒツト、２６はＡインタフェース側のＥＳＣアドレ
ス範囲定義ビット、２７はＢインタフェース側のＥ’Ｓ
Ｃアドレス範囲定義ビットである。
第５図はローカルストレージのピントパターンの例を示
す図で、左側１６進数字はメモリアドレスを示しており
、右側１６進数字は対応するサブチャネルのアドレスを
示している。
す図で、左側１６進数字はメモリアドレスを示しており
、右側１６進数字は対応するサブチャネルのアドレスを
示している。
本実施例はＮＳＣアドレスと複数のＥＳＣアドレスが定
義されている通信制御処理装置についてのものである。
義されている通信制御処理装置についてのものである。
以下第２〜第５図によって説明する。
通信制御処理装置のＩＰＬ時、サービスプロセッサ１０
はチャネルアダプタ関係のインストレージョン情報（フ
ロッピに格納されている）の内、インタフェースＡ／Ｂ
Ｋ関するＮＳＣアドレスとＥＳＣアドレスに関する情
報を読み出し、対応するローカルストレージアドレス、
ローカルストレージライトデータ、ローカルストレージ
制御情報を作成して、サービスプロセッサ１０を経由し
て選択したチャネルアダプタへ転送する。
はチャネルアダプタ関係のインストレージョン情報（フ
ロッピに格納されている）の内、インタフェースＡ／Ｂ
Ｋ関するＮＳＣアドレスとＥＳＣアドレスに関する情
報を読み出し、対応するローカルストレージアドレス、
ローカルストレージライトデータ、ローカルストレージ
制御情報を作成して、サービスプロセッサ１０を経由し
て選択したチャネルアダプタへ転送する。
チャネルアダプタ側ではＳｖＰリンク制御回路がこれを
受け、スキャンイン動作により、上記情報が、それぞれ
、ローカルストレージアドレスレジスタ１８、ローカル
ストレージデータレジスタ１７、およびローカルストレ
ージコントロールレジスタ１６にセットされる。チャネ
ルアダプタはローカルストレージコントロールレジスタ
１６にライトアクセスの指示がセットされると、該当す
るアドレスの位置にアドレス定義情報を豊き込む。該ア
ドレス定義情報は第４図に示すように４ビツトからなり
、Ａ／Ｂの各インタフェース毎にそれぞれＮＳＣアドレ
ス、ＥＳＣアドレス範囲が定義されている。
受け、スキャンイン動作により、上記情報が、それぞれ
、ローカルストレージアドレスレジスタ１８、ローカル
ストレージデータレジスタ１７、およびローカルストレ
ージコントロールレジスタ１６にセットされる。チャネ
ルアダプタはローカルストレージコントロールレジスタ
１６にライトアクセスの指示がセットされると、該当す
るアドレスの位置にアドレス定義情報を豊き込む。該ア
ドレス定義情報は第４図に示すように４ビツトからなり
、Ａ／Ｂの各インタフェース毎にそれぞれＮＳＣアドレ
ス、ＥＳＣアドレス範囲が定義されている。
サービスプロセッサ１０はインストレーシヨン（ｄ報か
ら定義され工いるアドレスには′１“を未定義アドレス
には１０〃のデータを対応させチャネルのアドレス範囲
である複数のアドレス（この場合２５６アドレス）分の
ライトデータを作成して転送する。
ら定義され工いるアドレスには′１“を未定義アドレス
には１０〃のデータを対応させチャネルのアドレス範囲
である複数のアドレス（この場合２５６アドレス）分の
ライトデータを作成して転送する。
第５図はローカルストレージにライトされたビットパタ
ーンの例を示しでいるが、本例ではローカルストレージ
をアドレス定義専用に設けることなく、転送装置とのデ
ータ転送時に使用するデータバッファの空領域ヲ利用し
て実現している。そのためアドレス定義領域としてｘｓ
ｉ ｏ ｏ’番地〜Ｘ’３ＦＦ’香地を使用している。
ーンの例を示しでいるが、本例ではローカルストレージ
をアドレス定義専用に設けることなく、転送装置とのデ
ータ転送時に使用するデータバッファの空領域ヲ利用し
て実現している。そのためアドレス定義領域としてｘｓ
ｉ ｏ ｏ’番地〜Ｘ’３ＦＦ’香地を使用している。
（Ｘゞ０００′〜Ｘ’ＯＦＦ番地はデータバッファや作
業域として使われているこの先頭番地（ｘ’ｉ ｏ ｏ
’番地）はサービスプロセッサが意識していれば良い。
業域として使われているこの先頭番地（ｘ’ｉ ｏ ｏ
’番地）はサービスプロセッサが意識していれば良い。
ＩＰＬ完了後、転送装置刀工らイニシャルセレクション
が開始されるとチャネルアダプタはバスアウト上のイニ
シャルセレクションアドレス（Ｘ（ｘｘ’）をローカル
ストレージアドレス作成回路１９に送り、上位桁にビッ
トを追加してＸゝ１ｘ：ｘ’としてローカルストレージ
２０の該当アドレス位置の内容を読み出す。アドレス判
定回路２１は上記により読み出した情報の′ｌ”とな９
ているビット位置により、ＮＳＣアドレス／ＥＳＣアド
レス範囲、インタフェースＡ／Ｂ。
が開始されるとチャネルアダプタはバスアウト上のイニ
シャルセレクションアドレス（Ｘ（ｘｘ’）をローカル
ストレージアドレス作成回路１９に送り、上位桁にビッ
トを追加してＸゝ１ｘ：ｘ’としてローカルストレージ
２０の該当アドレス位置の内容を読み出す。アドレス判
定回路２１は上記により読み出した情報の′ｌ”とな９
ているビット位置により、ＮＳＣアドレス／ＥＳＣアド
レス範囲、インタフェースＡ／Ｂ。
定義アドレス／未定義アドレスを判定する。
定義アドレスとして検出されたＮ５Ｃ−ＡＤＲ−ｏｘ＋
ｇｓｃ−ＡｂＲ−ｏＫ倍信号イニシャルセレクションシ
ーケンス制御回路ｖｃ 伝送されて制御を続行する。
ｇｓｃ−ＡｂＲ−ｏＫ倍信号イニシャルセレクションシ
ーケンス制御回路ｖｃ 伝送されて制御を続行する。
（６）発明の効果
以上詳細に説明したように不発明の方式によれば、入出
力制御装置においてのＮＳＣアドレスやＥＳＣアドレス
範囲の設定が容易に行なえる利点を有し、特ＫＥＳＣア
ドレス範囲の設定に当っては、ハードウェアの制約を受
けることが無いので、入側インタフェースと８１ｉｌｌ
インタフエースとでアドレスが異なってモ良く、またそ
のアドレス値が連続している必要中−足の境界値を守る
必要が無いなどアドレス設定に当っての自由度が増すの
で効果は大である。
力制御装置においてのＮＳＣアドレスやＥＳＣアドレス
範囲の設定が容易に行なえる利点を有し、特ＫＥＳＣア
ドレス範囲の設定に当っては、ハードウェアの制約を受
けることが無いので、入側インタフェースと８１ｉｌｌ
インタフエースとでアドレスが異なってモ良く、またそ
のアドレス値が連続している必要中−足の境界値を守る
必要が無いなどアドレス設定に当っての自由度が増すの
で効果は大である。
【図面の簡単な説明】
第１図は従来の入出力制御装置におけるアドレス判定回
路の例を示すブロック図、第２１は通信側−処理装置の
構成例を示すブ・ツク図、第３図は不発明の１実施例の
アドレス判定回路を示すブロック図、第４図はローカル
ストレージのアドレス定義情報を示す図、第５図拡ロー
カルストレージのビットノくターンの例を示す図である
。 １＾、１！１ ％ ２２Ａ ％ ２２ｉ＋・・・ノくス
アウトレジスタ、２＾％ ２ｍ・・・アドレス設定板、
３１％ ３Ｌ・・・アドレス範囲設定板、４Ａ ％ ４
Ｂ・・・比較回路、５Ａ１５ｍ ％ ２３Ａ、Ｎ ２３
１１・・・スイッチ、６・・・アドレス範囲照合回路、
７・・・オアゲート、８・・・中央制御部、９・・・主
記憶装置、１０・・・サービスプロセッサ、ｌｉｔ〜１
１．・・・チャネルアダプタ、１２１〜１２゜・・・回
線走査機構、１３・・・コモンノ（ス、１４・・・Ｓｖ
ｐリンク、１５・・・ＳｖＰリンク制御回路、１６・・
「ローカルストレージコントロー゛ルレジスタ、１７・
・・ローカルストレージアドレスタ、１８・・・ローカ
ルストレージアドレス、レジスタ、１９・・・ローカル
ストレージアドレス作成回路、２０・・・ローカルスト
レージ、２１・・・アドレス判定回路、２４・・・Ａイ
ンタフェース側のＮＳＣアドレス定義ピッＩ’、２５・
・・Ｂインタフェース側のＮＳＣアドレス定義ビット、
２６・・・Ａインタフェース側のＥＳＣアドレス範囲定
義ビット、２７・・・Ｂインタフェース側のＥＳＣアド
レス範囲定義ビット ′＄２図 第 ３ 図
路の例を示すブロック図、第２１は通信側−処理装置の
構成例を示すブ・ツク図、第３図は不発明の１実施例の
アドレス判定回路を示すブロック図、第４図はローカル
ストレージのアドレス定義情報を示す図、第５図拡ロー
カルストレージのビットノくターンの例を示す図である
。 １＾、１！１ ％ ２２Ａ ％ ２２ｉ＋・・・ノくス
アウトレジスタ、２＾％ ２ｍ・・・アドレス設定板、
３１％ ３Ｌ・・・アドレス範囲設定板、４Ａ ％ ４
Ｂ・・・比較回路、５Ａ１５ｍ ％ ２３Ａ、Ｎ ２３
１１・・・スイッチ、６・・・アドレス範囲照合回路、
７・・・オアゲート、８・・・中央制御部、９・・・主
記憶装置、１０・・・サービスプロセッサ、ｌｉｔ〜１
１．・・・チャネルアダプタ、１２１〜１２゜・・・回
線走査機構、１３・・・コモンノ（ス、１４・・・Ｓｖ
ｐリンク、１５・・・ＳｖＰリンク制御回路、１６・・
「ローカルストレージコントロー゛ルレジスタ、１７・
・・ローカルストレージアドレスタ、１８・・・ローカ
ルストレージアドレス、レジスタ、１９・・・ローカル
ストレージアドレス作成回路、２０・・・ローカルスト
レージ、２１・・・アドレス判定回路、２４・・・Ａイ
ンタフェース側のＮＳＣアドレス定義ピッＩ’、２５・
・・Ｂインタフェース側のＮＳＣアドレス定義ビット、
２６・・・Ａインタフェース側のＥＳＣアドレス範囲定
義ビット、２７・・・Ｂインタフェース側のＥＳＣアド
レス範囲定義ビット ′＄２図 第 ３ 図
Claims (1)
- 入出力制御装置において、アドレス定義用の記憶部と、
上位装置からのイニシャルセレクションアドレスを基に
該記憶部へのアクセス用アドレスを生成する手段とを設
け、予め該記憶部に全サブチャネルのアドレスに対応し
てそれぞれのサブチャネルごとに該サブチャネルのアド
レスが定義されているか否かまたは定義されているアド
レスの範囲内であるか否かを対向する上位装置とのイン
タフェースごとに％き込んでおいて、上位装置からのイ
ニシャルセレクション時、前記手段により生成したアド
レスにより記憶部を参照して上位装量刀）らの選択の有
無を判定することを特徴とするアドレス判定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002783A JPS60142458A (ja) | 1983-12-28 | 1983-12-28 | アドレス判定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002783A JPS60142458A (ja) | 1983-12-28 | 1983-12-28 | アドレス判定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142458A true JPS60142458A (ja) | 1985-07-27 |
| JPS638501B2 JPS638501B2 (ja) | 1988-02-23 |
Family
ID=17201744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25002783A Granted JPS60142458A (ja) | 1983-12-28 | 1983-12-28 | アドレス判定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142458A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337702U (ja) * | 1989-08-23 | 1991-04-11 |
-
1983
- 1983-12-28 JP JP25002783A patent/JPS60142458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638501B2 (ja) | 1988-02-23 |
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