JPS60143011A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特圧基準電圧発生装置とその応用並
びに絶縁ゲート型電界効果トランジスタとその製造方法
に関する。

各種の半導体電子回路において、基準となる電圧を発生
させるには電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの順方向電圧降下■、や逆方向
降伏電圧（ツェナ電圧）■２並びに絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧Ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記Ｖ
ＦやＶｔｈは通常２〜３ｍＶ／ｃ程度の温度依存性を持
っており、この温度変化に伴なう基準電圧の温度変化は
用途によっては実用を断念せざるを得ない程の大きさ及
ぶ。

例えば公称１．５ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖ程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧ｖｔ
ｈ又は、ダイオードの順方向降下電圧■２を利用して構
成しようとすれば、１．４ｖを目標とした検出レベルは ＝４．６７〜７．０　（ｍＶ／Ｃ） の温度依存性を持ち、実用動作温度範囲をＯＣ〜５０Ｃ
と狭く見積ッテも、１．２３Ｖ　〜１．５７Ｖト太き（
変動することＫなり、実用的なバッテリーチェッカーと
はなり得ない。

次に、これら物理量の製造バラツキについては、ＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈは±０．２ｖ程度度のバラ
ツキがあり、このバラツキは温度変化よりも大きくなる
。従って、上述のバッテリ・チェッカをｖｔｈを利用し
てＩＣ（集積回路）化した場合基準電圧補正のための外
部部品と接続ピン（端子）のみならず、ＩＣ製造後の調
整の手間が必要となる。

また半導体ＲＡＭ等、ＭＯ８ＦＥＴ集積回路において、
基板（バック・ゲート）に逆バイアス電圧を印加して、
ＦＥＴのしきい値電圧を制御したい場合、温度依存性お
よび製造バラツキに依存しない基準電圧源が必要であり
、しかも集積化が可能であることが必要であるが、上述
のｖＦやＶｔｈでは同様な理由で採用が難しい。また、
ツェナ電圧■２は低い電圧では３Ｖ程度が限度であり、
３■以下の低電圧範囲で使用する基準電圧としては不適
当であり、又、ツェナ電圧及びダイオードの順方向降下
電圧を基準電圧として使用するのには、数ｍＡ〜数十ｍ
Ａ程度の電流を流す必要があり、低消費電力化という点
でも不適当である。

以上の説明から明らかなようＫ　Ｖｔｈ、　Ｖ　Ｆおよ
びＶ２を利用した従来の基準電圧発生装置は、温度特性
、製造バラツキ、消費電力および電圧レベル等を考えれ
ば、必ずしもあらゆる用途に適合するものではなく、極
めて厳しい特性が要求される用途に対しては実用化や量
産化を断念せねばならなくなるケースがしばしばであっ
た。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。

基準電圧発生装置としては、例えば特開昭４８−６３２
５７号公報に示されているものが公知である。

本発明の目的は従来にはみられない全く新しい考えに基
すいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることＫある。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が創造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

以下余白 本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，ＩＶ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１．５■の酸化銀電池や１．３■の水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供すること゛である。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少１ｊい電子時開用半導体集積回路
装置を提供することである。

本発明の他の目的はバック・バイアスの印加されたＩＧ
ＦＥＴのしきい値電圧を製造バラツキや温度変化に依存
しないほぼ一定の電圧に維持でき、もって製造歩留りを
向上できるＩＧＦＥＴ集積回路を提供することである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（ＣＭＯ８ＩＣ）やＮチャンネルＭＯ８Ｉ
ＣやＰチャンネルＭＯ８ＩＣとコンパチブルな基準電圧
発生装置とその製造方法を提供することである。

本発明は半導体や金属の物性の原点にたちかえり、特に
エネルギーギャップＥ、仕事関数φ、フェルミ準位Ｅｆ
等に着眼して成されたものである。

即ち、半導体がエネルギー・ギャップＥｇ、ドナー、ア
クセプタおよびフェルミ準位等の各種準位を持つことは
周知であるが、これら半導体の物性、特にエネルギー−
ギャップＥｇやフェルミ準位Ｅｆに着目した基準電圧発
生装置は、半導体が発見されて以来広範囲の分野に目覚
ましい発展を遂げた現在に至るまで、いまだ例をみない
。

結果論で言うと、本発明者らはこのエネルギー・ギャッ
プＥ　、仕事関数φ、フェルミ準位Ｅ。

等を基準電圧源に利用することを考え、その実現に成功
した。エネルギー・ギャップＥｇ、フ萎ルミ準位Ｅ、等
を基準電圧源に使用すること自体は決して難しい理論で
はな（、その結果はたやすく理解、納得できるところで
あろう。しかしながら、もはや浅い歴史ではなくなった
この半導体工業の分野において、半導体（物性の原点に
たちかえり、本発明者らがもたらした前人未到と信じら
れるこの成功例は独創的かつ画期的なものであり、今後
の電子回路や半導体工業の一層の発展に大きく寄−与で
きるものと期待される。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてｉｔぼ同じ条件で製造さ
れるので、両者のｖ、ｈの差はほぼＰ型シリコン、Ｎ型
シリコン、ｉ型（真性半導体）シリコンのフェルミ準位
の差に等しくなる。Ｐ型、Ｎ型ゲート電極には飽和濃度
付近にそれぞれの不純物がドープされ、この差はシリコ
ンのエネルギｍ−ギャップＥｇ（約１．１■）　゛もし
くはＥｇ／２（０，５５Ｖｌにほぼ等しくなり、これが
基準電圧源として利用される。

このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルギー・バ
ンドおよびドナーとアクセグタ不純物が半導体にもたら
す現象などへと展開してい（半導体の物性論は数多くの
文献で説明されて（・る。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャップＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合いにして本発明の原理的なところか
ら始める。なお、半導体の物性については、多（の文献
でがなり丁寧に説明されているので、以下その文献の一
つであるＳ・Ｍ−ＳＺＥ著、”ｐｈｙｓｉｃｓ　ｏｆ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ”、１９６
９年Ｊｏｈｎ　Ｗｉ　Ｉｅｙ　＆５ｏｎｓ社発行、特に
Ｃｈａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄ　Ｐｒ
ｏｐｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ
　−Ａ　Ｒｅｓｕｍｅ　”　１１頁〜６５頁の助けを借
りて簡単に説明する。

エネルギー・ギャップＥｇの応用 半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）の非化合
物半導体とガリュウム・ひ素（ＧａＡｓ）化合物半導体
である。これらのエネルギー・ギャップＥｇと温度との
関係は前述の著書２４頁で説明されており、これを第１
図に再掲するＯ 第１図から理解′されるように、Ｇｅ、ＳｉおよびＧ　
ａ　Ａ　ｓのＥｇは常温（３００’Ｋ）で、それぞれ、
０．８０（ｅＶ）、１．１２（ｅＶ）および１．４３（
ｅＶ）である。またその温度依存性は、それぞれ、０．
３９　（ｍｅＶ／”Ｋ）、０．２４　（ｍｅＶ／”Ｋ　
）および０．４３　（ｍｅＶ／”Ｋ）である。従って、
これらのエネルギー・ギャップＥｇに相当する或いはそ
れに近い値の電圧を取り出すことによって、前述したＰ
Ｎ接合ダイオードの順方向電圧降下Ｖ。

やＩＧＦＥＴのしきい値電圧Ｖｔｈが持つ温度依存性よ
り１桁も小さい温度依存性を持つ基準電圧発生装置が得
られる。さらに、得られる電圧は半導体固有のエネルギ
ー・ギャップＥｇで決まり、例えばＳｉでは常温で約ｔ
、１２（Ｖ）と他の要因とはほぼ無関係に定められ、製
造条件等のバラツキに左右されに（い基準電圧を得るこ
とが可能である。

では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基すいて取り出すことができる
か、その−例を説明する。

半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー準位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎ型およびＰ型半導体
のフェルミ・エネルギーの位置するところが、真性半導
体のフェルミ・エネルギー準位Ｅｌを基準にして、それ
ぞれ伝導帯および価電子帯に向けて２分されるという物
性である。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体のフェルミ準位Ｅｌ
から一層離れる傾向で、Ｐ型半導体のフェルミ準位Ｅｆ
′ｐは価電子帯の最上限準位Ｅｖに近づき、Ｎ型半導体
の７工ルミ準位Ｅｆｎは伝導帯の最下限準位Ｅｃに近づ
き、両フェルミ準位の差（Ｅｆｎ−Ｅｆ、　）をとれば
、これは半導体の持つエネルギー・ギャップＥｇにより
近づくことになり、その温度依存性もエネルギー・ギャ
ップＥｇのそれに近くなる。また、Ｐ型半導体と真性半
導体、およびＮ型半導体と真性半導体のフェルミ準位の
差（Ｅｆｎ−Ｅｌ）、（Ｅｉ−Ｅ４．）についても同様
であるが、この場合絶対値はＥ　ｇ／２に近づく。以下
真性半導体との差についてはＰ型とＮ型の差の半分にな
るということで、説明を省略する。詳しくは後述するが
不純物濃度が高ければ高い程（Ｅｆｎ−Ｅｆｐ）の温度
依存性は小さくなり、飽和濃度にできるだけ近い濃度に
することが好ましい。

フェルミ準位Ｅｆｎ、　Ｔ２ｆｐはドナーおよびアクセ
プター不純物の濃度だけでなく、ドナーおよびアクセプ
ター準位ＥｄおよびＥ＆にも関係し、この準位Ｅｄ　ｌ
　Ｂａは不純物材料によって異なる。準位ＥｄおよびＥ
、がそれぞれ伝導帯および価電子帯に近い程、フェルミ
準位ＥｆｄおよびＥｆａもそれぞれに近づく。言い換え
れば、ドナーおよびアクセプターの不純物準位Ｅｄ、Ｅ
ｆが浅い程、フェルミ準位の差（Ｅｆｎ−Ｅｆ、）は半
導体のエネルギー・ギャップＥ２に近くなる。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｆが真性半導体のフェルミ・レベルＥｉに近い程、す
なわち深い程フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）は半
導体のエネルギー・ギャップＥ、からより離れる。しか
しながら、このことは必ずしも温度依存性が悪くなるこ
とを意味しているのではなく、フェルミ単位の差（Ｅｆ
ｎ−ＥｆＰ　）の絶対値が小さくなることを意味してい
る。従って、７工ルミ準位の差（Ｅｆｎ−Ｅｆｐ）や仕
事関数の差は、半導体材料および不純物材料等の材料固
有のものであり、別の見方をすれば半導体のエネルギー
・ギャップＥｇとカテゴリを異にした、ギャップＥｇと
並ぶ基準電圧源と成り得る。すなわち、フェルミ単位の
差（Ｂｆｎ−Ｅｌ、）は、それ自体で、ＰＮ接合の順方
向電圧降下ＶＦＪＰＩＧＦＥＴのしきい値電圧Ｖｔｈよ
りも温度依存性が小さく、また製造バラツキに左右され
Ｋくい基準電圧源となり得、浅いドナーおよびアクセプ
タ準位Ｅｄ、ｇｆを示す不純物材料を使用してフェルミ
準位の差（”ｆｎ−Ｅｆ、）を取り出すことが、半導体
のエネルギー・ギャップＥｇにほぼ近い値の電圧を取り
出す一つの方法となり得る訳ｔある。一方、得られる電
圧値の設定に関して言えば、半導体のエネルギー・ギャ
ップに相当するだけの比較的大きい基準電圧を得ること
を目的とする場合には、浅い準位を示す不純物を使用し
、比較的小さい基準電圧を得ることを目的とする場合に
は深い準位を示す不純物を使用すれば良い。

不純物材料の選択の異体例 フェルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
ｃ、ドナー濃度Ｎｄ、アクセプタ濃度Ｎ＆および温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先立ち、Ｇｅ、ＳｌおよびＧ
ａＡｓ半導体に対して各不純物がどのような準位を示す
かを理解し、本発明ではそれらの不純物をいかに利用す
るかを理解するためＫ、前述の文献第３０頁のデータを
第４図として再掲し、説明を加える。

第３図（ａ）　、　（ｂ）および（ｃ）は、それぞれ、
Ｇ　ｅ　＋ＳｉおよびＧａＡｓに対する各種不純物のエ
ネルギー分布を示す図であり、各図における数字は、破
線で表わされたギャップの中心Ｅｉから上側に位置する
準位については伝導帯の最下限準位Ｅｃからのエネルギ
ー差（Ｅｃ−Ｅｄ）を示し、下側に位置する準位につい
ては価電子帯の最下限準位Ｅ　からのエネルギー差（Ｅ
、−Ｅｖ）を示し、その単位はいずれも（ｅＶ）である
。

従って、同図において小さい数値で示された不純物材料
はその準位が伝導帯の最下限準位Ｅｃ若しくは価電子帯
の最上限準位Ｅｖに近いことを表わしており、エネルギ
ー・ギャップＥｇに近い電圧を得る不純物としてふされ
しい。例えば現在量もひんばんに使用されているＳｔに
対し【は、Ｌｌ＊Ｓｂ、ＰｔＡｓおよびＢｉのドナー不
純物およびＢ、ＡＡおよびＧａのアクセプター不純物の
示す準位差１ｃｍＥｄ）、（Ｅａ−Ｅｖ）が最も小さく
、それぞれの準位差はいずれもＳｌのエネルギー・ギャ
ップＥｇの約６％以下である。

これらの不純物を使用したＮ型ＳｌおよびＰ型Ｓｔのフ
ェルミ準位の差（Ｅｆｄ−Ｅｆａ）は、０°Ｋからの温
度変化を無視すれば、Ｓｌのエネルギー・ギャップＥｇ
の約９４％〜９７％となり、はぼＥｇに等しい値となる
。また、上記不純物の次に小さい準位差（Ｅｅ−Ｅｄ）
、（Ｋａ−Ｅｖ）を示すドナー不純物はＳ（Ｅｇの約１
６％）で、アクセプター不純物はＩｎ（Ｅｇの約１４％
）であり、各不純物を使用したＮ型ＳｌおよびＰ型Ｓｉ
のフェルミ単位の差（Ｅｆｄ−Ｅｆｍ）はＯ’Ｋにおい
て約０．８５Ｅｇとなり、Ｓｌのエネルギー・ギャップ
Ｅｇとのずれは約１５％にも及び、上述の不純物に対し
てずれは極端に開くことが判る。

従って、Ｓ、ｔ、のエネルギー・ギャップＥｇＫはぼ等
しい電圧を得るためのＰ型およびＮ型Ｓｔの不純物材料
とし、千は、ＬｉｔＳｂ＋Ｐ＋Ａ、ｓおよびＢｉのグル
ープから選択された１つのドナー不純物およびＢ、Ａ−
６およびＧａのグループから選択された１つのアクセプ
ター不純物が好適であり、その他の不純物はＳｉのエネ
ルギー・ギャップＥｇよりかなり小さい電圧を得る目的
に好適であろう。

次に、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）について、
第２図を参照して物性的な説明をする。第２図は半導体
のエネルギー単位を示す図であり、同図（ａ）および（
ｂ）はそれぞれＮ型半導体の千ネルギー準位モデルとそ
の温度特性を示し、同図（ｅ）および（ｄ）はそれぞれ
Ｐ型半導体のエネルギー準位モデルとその温度特性を示
している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールＴアーである。不純物Ｎｄが十分大きい時は
励起された電子及びホールのベアーが無視でき、伝４宵
、子のｖｌｎはｎ＋ｎｄ　・・・（１） となる。ｎｄはドナー準位忙トラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈニブランク定数、フ？；電子の有効質量これより、 となり、 となる。

ここで、７エルミ・準位は、Ｅｃに接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。

この式の示すところは温度が低い時はもちろん、に位置
し、温度の依存性は、Ｅｃの温度特性にはぼ等しくなる
。

以下余白 但し、温度が十分高くなった場合には、価電子帯から励
起された電子とホールのペアーから多数となり、不純物
の影響は少なくなり、フェルミ・準位は真性半導体の準
位Ｅ１に近ずく。以上の関係を示したものが、第２図の
）である。

第２図（Ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全（同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は、
低電子帯の上端とアクセプター準位の中間にほぼ位置し
温度が高くなると真性半導体のフェルミ・準位に近づい
て〜・く。

この関係を示したものが第２図（ｄ）である。

関係−具体例 フェルミ準位Ｅｆｐ、Ｅｆｎの温度依存性と不純物濃度
との関係について物性的な説明をしたが、次に、現在量
も多く実用されているＳｉ半導体を具体例として、前述
の著書３７頁のデータを参考にして、実用化する際のフ
ェルミ準位の差（Ｅｆｎ−Ｅｆｐ）とその温度依存性に
ついて説明する。

第３図にそのデータを再掲する。

通常のＳｉ半導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボロンＢ、リンＰが使用され、そ
の不純物濃度の高いところでは１０　”　（ａｔｏｍｓ
　／　ｃｍ’　）であるが、不純物濃度をそわ−より２
桁低い１０　”　（ａｔｏｍｓ／ｃｍ３）としても、第
３図から読み取れるように、Ｎ型半導体とＰ型半導体の
フェルミ・準位の差（Ｅｆｎ　”ｆｐ　）は、３００’
Ｋにおいて０．５−（−０，５）−１，０（ｅＶ）であ
り、同温度でのエネルギーギャップＥｇ：１．１ｅＶに
比較的近い値となる。温度に対する変化は２００’Ｋか
ら４００°Ｋ　＜　−ｃ：＝ｏ　′Ｃ＝　１３０　ｃ　
）　（７）範囲テ、約１．０４Ｃｅ■）から０．８６（
ｅＶ）の変化で、変化率は、０．９（ｍＶ／Ｃ）である
。これは先に述べたＩＧＦＥＴのしきい値電圧Ｖｔｈ及
び、ダイオードの順方向降下電圧■、の温度に対する変
化率が２〜３　ｍ　Ｖ　／　Ｃであるのに対し約１／３
の小さい値である。

不純物濃度が１０”ｃｍ−ｍ以上であればシリコン・エ
ネルギーギャップ（Ｅ　ｇ　）　Ｓ　ｉ　＝１．１　（
Ｖ　）にほぼ等しくなり、温度の変化率は約０．２　ｍ
　Ｖ　／　Ｃとなり、十分小さい値となる。

従って、不純物濃度は約１０’６ｃｍ”’ｓ以上であれ
ば少くとも従来より１／２〜１／３に小さくされた温度
依存性を得ることができ、更に好ましくは１０１０　Ｃ
，−３以上（約１７１０に改善）、更に最も好ましくは
飽和濃度である。

フェルミ準位の差の取り出し原理と実例では、このフェ
ルミ準位の差（Ｅｆｎ−ＥｆＩ））ν（Ｅｆｎ−Ｊ）、
（Ｊ−Ｅｌｐ）Ｋ相当する電圧はいかなる原理に基ずい
て取り出すことができるのか、その−例は、同一半導体
基体表面に形成され４だ導電型の異なる半導体ゲート電
極を有する２つのＭＯＳＦＥＴのしきい値電圧■ｔ１．
の差を利用することである。以下その具体例を説明する
。

第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ十型半導体をゲート電極とし
たＭＯＳ）ランジスタをＰ＋ゲートＭＯＳ、Ｎ十型半導
体をゲート電極としたＭＯＳトランジスタをＮ＋ゲート
ＭＯ８ｉ型半導体なゲート電極としたＭＯＳトランジス
タなｉゲートＭＯ８と言うこととする。同図において左
半分はＰ＋、ｉおよびＮ＋ゲートＰチャンネルＭＯＳト
ランジスタであり、右半分はＮ＋、ｉおよびｐ　４−ゲ
ートＮチャンネルＭＯ８）ランジスタである。

第５図のＭＯＳＦＥＴ（Ｑｒ　）〜（Ｑ、）。

（Ｑ４　）〜（Ｑ・　）の相互のしきい値電圧の差は下
表のようになる。

表 第６図（ａ）　ｅ　（ｂ）ないし第１１図（ａ）　、　
（１））は、実際に回路構造上使用される平面パターン
と平面パターンのＡ−Ａ部断面とを、Ｐ＋ゲート、ｉゲ
ート。

Ｎゲートの各Ｐ−チャンネルおよびＮチャンネルＭＯＳ
）ランジスタを断面構造と合せて、表わしたものである
。

上記各図において、ソースおよびドレインのＰ型頭域は
多結晶Ｓｉをマスクとして、不純物の拡散によって形成
される。Ｐ型不純物及びＮ型不純物を選択拡散するだめ
のマスクと上記ソースおよびドレイン領域とのマスク合
せの余裕をとるためにゲート電極のソース及び、ドレイ
ンに接した両端部には、Ｐ＋ゲートＭＯＳ、Ｎ＋ゲート
ＭＯ８の両者ともソース及びドレイン領域と同じ不純物
が拡散される。例えばＰチャンネルＭＯ８ではＰ型不純
物である硼素が拡散される。ゲート電極の中央には、Ｐ
＋ゲートＭＯＳはＰ型不純物が、Ｎ＋ゲートＭＯ８はＮ
型不純物が拡散される。

上記第６図、第７図及び第８図は各々ＰチャンネルのＰ
＋ゲート、ｉゲート、Ｎ＋ゲートＭＯ８の平面図と断面
図を表わしており、第９図、第１０図及び、第１１図は
各々ＮチャンネルのＮ＋ゲート、ＩゲートＮ＋グー）Ｍ
ＯＳの平面図と断面図を表わしている。

第６図〜第１１図において、セルフ・アラインのために
とったゲートのソース及びドレイン領域と同じ不純物拡
散領域が、マスクの合わせの誤差により、製造時におい
て、左右（ソース側あるいはドレイン側）の一方に片寄
ったことによるＭＯＳトランジスタの実効的なチャンネ
ル長のずれ（変化）が極力少なくなるように、ソース領
域とドレイン領域の列を交互に配置し、かつ全体的に左
半分と右半分がチャンネル方向に対して線対称となるよ
うに配置される。従って、マスク合わせのチャンネル方
向に対する（左右）のズレが各列のＦＥＴの実効チャン
ネル長に変化を及ぼしても、並列に接続された各列のＰ
＋グー）ＭＯ８ｉゲー）ＭＯＳ、及びＮ＋ゲー）ＭＯＳ
の平均的な実効チャンネル長は、全体的にズレが相殺さ
れほぼ一定となる。

第１２図は、通常のシリコンゲートＣＭＯＳ製造プロセ
スにおいて、いかにしてＰ＋グー）ＭＯＳ及びＮ＋ゲー
）ＭＯＳが構成されるかを示したものである。

第１２図（ａ）において、１０１は比抵抗１Ωｃｍ〜８
ΩｃｍのＮ型シリコン半導体で、その上に熱酸化膜１０
２を４００ｏ＾〜１６ｏｏｏλ程度に成長させ、ホトエ
ツチング技術により、選択的に拡散のための窓をあける
。Ｐ型不純物となるボロンを５０ＫｅＶ　〜２００Ｋｅ
Ｖ　のエネルギーで１０”−１０”　ｃｍ−！程度の量
でイオン打込みを行い、その後８時〜２０時間程度熱拡
散してＮチャンネル間Ｏ８）ランシスタの基板であるＰ
−ウェル１０３を形成する。

同図伽）において、熱酸化膜１０２を除去し、熱酸化膜
１０４を１μｍ〜２μｍ程形成しＭＯＳトランジスタの
ソース、ドレインおよびゲートとなる領域をエツチング
により除去する。その後３００八〜１５００Ａ程度のゲ
ート酸化膜１０５を形成する。その上に多結晶５ｉ１０
６を２０００＾〜６０００＾程成長させ、ＭＯ８）ラン
シスタのゲート部を残してエツチングにより除去する。

同図（Ｃ）において、気相成長により酸化膜１０７を形
成し、Ｐ型不純物を拡散する領域をホトエツチング技術
により除去する。その後、１０２０〜１０鵞１ｃ、１−
１１程の高濃度のＰ型不純物となるボロンを拡散し、Ｐ
チャンネルＭＯ８Ｌランシスターのソース、ドレイン領
域１０８を形成し、同時にＰ型半導体のゲート電極を形
成する。

同図（ｄ）において、先と同様に気相成長により酸化膜
１０９を形成し、Ｎ型不純物を拡散する領域をホトエツ
チング技術により除去する。その後、１０２０〜ｌ　Ｑ
　！Ｉ　Ｃｍ−ａ程度の高濃度のＮ型不純物となるリン
を拡散し、Ｎチャンネル間Ｏ８）ランシスターのソース
、ドレイン領域１１０を形成し、同時にＮ型半導体のゲ
ート電極を形成する。

次に、酸化膜１０９を除去し、気相成長により４０００
Ａ〜８０００Ａ程度の酸化膜を形成し、電極取り出し部
をホトエツチング技術により除去する。その後、金属（
Ａ））を蒸着し、ホト・エツチング技術により電極配線
部分を形成する。

次に、気相成長により１μｍ〜２μｍの酸化膜で覆う。

ここで、第１２図（ｄ）においてＱ、、Ｑ、は一般のＣ
ＭＯＳインバータを構成するＭＯ８であり、Ｑ、−Ｑｔ
は基準電圧発生のためのＰ＋ゲート。

Ｎ＋ゲゲーＭＯ８である。

第１３図（ａ）ないしくｄ）は、Ｐチャンネル型のＰ＋
ゲー）ＭＯ８とｉゲートＭＯ８の製造プロセスにおける
断面を示している。この例では同図（Ｃ）までは第１２
図（Ｃ）までと同じであるが、同図（ｄ）においてＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔ　’）ゲート上の酸化膜１ｏ９６
を除去しないでＮ型不純物を拡散する。

第１４図（ａ）ないしくｄ）はＮチャンネル型のＰ＋ゲ
ゲーＭＯ８とＮ＋ゲゲーＭＯ８の製造プロセスにオケる
断面を示している。

第１５図（ａ）ないしくｄ）はＮ□チャンネル型のＮ＋
ゲゲーＭＯ８，ｉゲートＭＯ８の製造プロセスにおける
断面を示している。

次に、ゲート電極として半導体を用いたＭＯＳトランジ
スタのしきい値電圧について、第１６図に従って説明す
る。まずＰ＋ゲー）ＭＯ８の場合゛については、第１６
図（ａ）のエネルギーバンド図よφＭ φＳ であることが示される。

但しここで　■。　１半導体基板とゲート電極（Ｐ十半
導体）との電位差 Ｘ　−電子親和力＋　Ｅｇ　ｒエネル ギーギャップ φ８　ＩＮ型半導体基板の表面ポテ ンシャル φＦｐ　ｆ真性半導体のフェルミ・ポ テンシャルを基準としたＰ 型半導体のフェルミ・ボテ う＾づ一−ヤプレ タレ− φＦ　Ｉ真性半導体のフェルミ中ポテ ンシャルを基準としたＮ型半 導体基板のフェルミ・ポテン シャル ｑ　蓼電子の単位電荷 Ｖｏ　ｅ絶縁物に加わる電位差 Ｅｏ　ｉ伝導帯のエネルギー準位の下 限 Ｅｖ１価電子帯のエネルギー準位の 上限 ＥＨ＋真性半導体のフェルミ・準位 （７）式において、ゲート電極の仕事関数をポテンシャ
ルで表わしてφＭＰ十とし、又半導体の仕事関数を同様
にφｓｉとすると ｑ であるから、 ｖ、＝−ｖＧ＋φウーφｓｉ−φ８　・・・・・・・・
・・・・・・・・・・Ｑｌとなる。

また第１６図ら）の電荷の関係より −Ｃ０Ｘ−Ｖｏ　＋Ｑｓｓ＋Ｑ１　＋Ｑａ　＝０　＝Ｑ
Ｉ）である。ここで ＣＯＸ＋単位面積当り、絶縁物の容 量 Ｑｓｓ　ｇ絶縁物中の固定電荷 ＱＢ　１半導体基板中不純物のイオ ン化による固定電荷 Ｑｉ　＋チャンネルとして形成され たキャリア ａｌ　、　（１ｍ）より −ＣＯＸ（−ＶＧ＋φＭＦ十−φＳ−φｓｒｆ　）　・
・・・・・ａノ＋Ｑｓ　ｓ　＋Ｑ４　＋ＱＢ　−０・・
・・・・・・・・・・・・・・・・α邊となる。

チャンネルＱ、ができるときのゲート電圧Ｖ。

が、しきい値電圧であるから、Ｐ　ゲートＭＯ８しきい
値電圧をＶｔｈｐ＋とすると この時φ８−２φ、である。

以下同様にして、Ｎ＋ゲゲーＭＯ８）ランジスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で ｑ である。従ってそのしきい値電圧ＶｔｈＮ＋はここでφ
８−２φ。

となる。

とれよりＰ＋ゲートＭＯ８とＮ＋ゲゲーＭＯ８のしきい
値電圧の差Ｖｔｈｐ＋’ｔｈＮ＋は、ｖｔｈｐ＋Ｖｔｈ
Ｎ＋＝φＭＰ＋−φＭＮ＋＝φＦＰ＋−φＦＮ＋　・・
・叩・４６）となり、ゲート電極を構成している半導体
のフェルミ・ポテンシャルの差になる。これは第１６図
において（ａ）　、　（Ｃ）を比較して、同じ電荷分布
になる時のゲート電圧が、ゲート電極の仕事関数差であ
り、フェルミ・準位の差になっていることで容易に理解
できる。

以上により、Ｐ＋ゲートＭＯ８とＮ＋ゲゲーＭＯ８のし
きい値電圧の差として、エネルギー、ギャップＥｇにほ
ぼ等しい電圧を取り出すことができるということが分っ
たが、その他の方法として、真性半導体をゲート電極と
したＭＯＳ（ｉゲートＭＯ８と以下記す）のしきい値電
圧とＰ＋ゲートＭＯ８あるいはＮ＋ゲー）ＭＯＳのしき
い値電圧との差によっても、エネルギー・ギャップＥｇ
の電圧を取り出すことができる。

ｉゲー）ＭＯＳのしきい値電圧をｖｔｈｉ　とすると、
真性半導体の７工ルミ準位は０であるから（真性半導体
の７工ルミ準位を基準としているため）ｉゲートＭＯ８
とＰ＋ゲートＭＯ８’のしきい値電圧の差は であり、ｉゲートＭＯ８とＮ＋ゲゲーＭＯ８のしきい値
電圧の差は １Ｖｔｈｉ’ｔｂＮ＋ｌ＝ｌφＦＮ＋　０１＋　Ｅｇ−
””（１となり、ちょうどエネルギーギャップＥｇの半
分の電圧になることが容易に分る。

このｉゲートＭＯ８とＰ＋ゲートあるいはＮ−１−グー
）ＭＯＳのしきい値電圧の差によって得られる電圧は約
０．５５Ｖと低い基準電圧源と適すること、また後述す
るようにＣＭＯ８の製造工程だけでなく、ゲート電極へ
の不純物のドープ工程は１回でできるのでシングル・チ
ャネルのＭＯＳの製造工程でも容易に高精度の基準電圧
源が得られるということで非常に有用である。

次にＮチャネンネルＭＯ８半導体集積回路でのプロセス
を第１７図（ａ）〜（ｅ）に示した断面を用いて（１）
　比抵抗８〜２０Ωｃｍを有する半導体基板１０１を用
意し、この基板表面に厚さ１μｍの熱酸化膜１０３を形
成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）シかる後、露出した半導体基板表面に厚さ７５０
〜１００ＯＡのゲート酸化膜（Ｓｉｆｔ　）１０３を形
成する（第１７図ａ） （４）多結晶シリコン層と直接コンタクトを取るべき部
分のゲート酸化膜１０３を選択的にエツチングし、ダイ
レクトコンタクト穴１０３ａを形成する。（第１７図ｂ
） （５）酸化膜１０２　、ゲート酸化膜１０３．コンタク
ト穴１０３ａを有する半導体基板１０１主表面全体にシ
リコンをＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　
Ｄｅ−ｐｏｓｉｔｉｏｎ　）法によりデポジットし、厚
さ３０００〜５００’ＯＡの多結晶シリコン層を形成す
る。

（６）多結晶シリコン層１０４を選択的にエツチングす
る。（第１７図Ｃ） （７）半導体基板１０１主表面全体にＣＶＤ法によりＣ
Ｖ　Ｄ　Ｓ　ｉＯ１膜を２０００〜３０００Ａの厚さに
デポジットする。

（８）メモリセル負荷抵抗等の高抵抗部分および、真性
準位ゲート部１０４ａの多結晶シリコン層上のみ上記Ｃ
Ｖ　Ｄ　Ｓ　ｉＯ＊膜１０５を選択的に残す。

（第１７図ｄ） （９）多結晶シリコン層をマスクとして半導体基板１０
１内にリンを拡散し、不純物濃度１０”　ａｔｏｍｓ／
Ｃ１ｎ３のソース領域およびドレイン領域１０６を形成
スる。この時多結晶シリコン層内にも不純物が導入され
て、ゲート電極１０４ｂ、ダイレクトコンタクト１０４
ｃおよび多結晶シリコン配線部１０４ｄを形成する。（
第１７図ｄ） Ｑｌ　半導体基板１０１主表面全体Ｋ　Ｐ　Ｓ　Ｇ　（
Ｐｈｏｓｐｈ。

５ｉｌｉｃａｔｅ　Ｇｌａｓｓ　）膜１０７を７０００
〜９０００大の厚さに形成する。

（ＩＩ）シかる後、Ａ形を単導体基板１０１主表面に全
面蒸着し、厚さ１ｍｓのＡ４膜１０８を形成する。

α２　上記Ａ！膜を選択的にエツチングし、配線領域１
０８を形成する。（第１７図ｅ） 以下に説明する回路は上述した７工ルミ準位の差（Ｅｆ
ｎ−Ｅｆｐ）（Ｅｆｎ−ＥＩ　）、（Ｅｉ−Ｅｆｐ）を
取り出すための一方法となり得るが、その他一般的に、
異なるＶｔｈを持つＦＥＴのＶｔｈの差に基ずく電圧を
基準電圧として利用する基準電圧発生装置として応用で
きる。

第１８図（ｂ）は、ＭＯＳ）ランジスタのしきい値電圧
に対応する電圧を発生する回路である。ＴｌｙＴ、はド
・レインとゲートが共通に接続された、いわゆるＭＯＳ
ダイオードを構成している。

工。は定電流源、Ｔｒ−Ｔ＊は異なるしきい値電圧■ｔ
ｈｌ　＊　Ｖｌｈｚ　とほぼ等しい相互コンダクタンス
βを持つＭＯＳＦＥＴであり、各々のドレイン電圧をＶ
ｌ　、Ｖ、とすれば １　ｏ　＝、／　（Ｖ’ＩＶｔｈｌ　）　”ｍ−β（Ｖ
ｌ　Ｖｔｈｚ）２　・・・・・・・・・・・・・・・（
１？）であるから Ｖｔ−Ｖｔｈｘ　＋　ｆπ刀　・・・・・・・・・・・
ａυＶｙ　−ｖｔｈ２　＋　ｍ　ｍ＋＋ｍ＋ｍｍ川とな
り、ドレイン電圧の差をとれば、しきい値電圧の差を取
り出すことができる。

定電流源としては、十分大きな抵抗を使りても良く、特
性のそろったものであれば、拡散抵抗。

多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランジスタによる抵抗を使用することができる
。

この回路で一例としてＴ、、Ｔ、として先に説明したＮ
＋ゲゲーＭＯ８及びＰ＋ゲートＭＯＳを使用すれば、し
きい値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型半
導体のフェルミ・準位の差（Ｅｆｎ　−Ｅｆｐ　）を取
り出すことができる。

第１９図および第２０図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。Ｔ１はしきい値
電圧■ｔｈｉ　ｔ　Ｔｍはしキイ値電圧Ｖｔｈ２を持り
てい、ゐとする。

抵抗Ｒ１がＴ１のインピーダンスに比較して十分大きく
、抵抗Ｒ１がＴ、のインピーダンスに比較して十分大き
い条件では ＶＩ　Ｖｙ　’）ｖｔｈｌ　・・・・・・・・・・・・
・・・・・・（至）Ｖ　１　＋　Ｖ　（ｈ２　・・・・
・・・・・・・・・・・・・・Ｃ！荀ゆえに、■、÷Ｖ
ｔｈｌ　Ｖｔｈ２　・・・・・・・・・・・・・・・・
・・（ハ）となる。

第２１図（ａ）は、容量の両端子にしきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第２１図（ｂ）はその動作タイミ
ングを表わしたものである。クロックパルスφ、により
Ｔ、、Ｔ、をオンさせて容量Ｃ，ＫＴ、、Ｔ、　のＬき
い値電圧Ｖ、ｈ１．　Ｖｔｂｚの差電圧をチャージする
。

φ１が切れた後、クロックφ、によりＴ、をオンさせ、
Ｃ１のノード■を接地する。この時ＣＩにはしきい値電
圧の差電圧が保持されているから、ノード■にはその電
位をそのままでる。後に述べるような電圧検出回路に使
用する場合には、この時のノード■の電位をそのまま基
準電圧として使用することもできる。が、より一般的な
形で使用できるためには、クロックφ、が入っている時
間内にクロックφ、によってトランス・ミッションゲー
）Ｔｓ　、Ｔｙをオンさせて、容量Ｃ２にその電位をと
り込み、演算増幅器５の逆相入力（−）へ出力を全面帰
還した、いわゆるボルテージ・フォロワで受ければ、そ
の出力として、十分内部インピーダンスの低い状態で、
’ｒ、ｅ　Ｔｔのしきい値電圧の差が基準電圧として得
られる。

第２２図は同様に容量Ｃ２を利用した基準電圧発生装置
である。クロックφ１によりＴ８をオンさせる。この時
Ｔ、はりｐツクφ、によりオフ状態である。ノード■の
電位はノード■の電位よりＴ８のしきい値電圧Ｖｔｈｔ
だけ下がり、ノード■の電位はノード■の電位よりＴ、
のしきい値電圧Ｖｔｈ２だけ下がり、容量Ｃの両端には
両者の差電圧がチャージされる。次にφ、によりＴｌｌ
をオフし、φ、によりＴ、をオンさせるとノード■にし
きい値電圧の差電圧が得られる。

第２３図は、第２１図の回路で使用される演算増幅器を
示したものである。Ｐ＋−Ｔｔは差動増幅回路を構成し
ている差動対であり、Ｔ、、Ｔ。

はその能動負荷である。Ｔ、は、Ｔ、、Ｔ、によるバイ
アス回路と共に定電流回路を構成している。

Ｔｍ、ＴｙはＴ、を定電流源負荷とするレベルＯ変換兼
出力バッ７アー回路である。図ではＣ−ＭＯＳでの回路
構成例を示したが、シングル・チャネルＭＯ８でも構成
できることは言うまでもない。

第２４図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランジスタＴＩ　、Ｔ、は各々異なるしきい値電圧
Ｖｔｈｌ　ｐ　Ｖｔｈ２を持っており、それ以外の特性
は等しいものとする。また入力側に表われた（−）、（
＋）の記号は各々、出力に対して逆相、同相となること
を意味するものである。

Ｔ、の入力をＶ、、Ｔ、の入力をＶｔとすれば、ｖ、　
Ｖｔｈｌ　−ｖ、Ｖｔｈ２　”まりＬ　Ｖｙ　＝ｖｔｈ
ｔ　−ｖｔｈ２　・・・・・・・・・・・・・・・・・
・（ハ）の条件を境として、出力レベルが変化する。

演算増幅器はしきい値電圧の差電圧分の入力オフ・セッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ・セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
２４図に示すように、（−）入力端子に出力を接続しく
＋）入力端子を接地すれば、出力ｏｕｔにはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためには、Ｔ、はデプレッション咲−ドであることが必
要である。例えばＴ、にＰ＋ゲー）ＭＯＳ、Ｔ、にＮ＋
ゲゲーＭＯ８を使用する場合には、両方のＭＯＳＦＥＴ
のチャンネル部に同一の条件でイオン打込みを行って、
ディプレッション型とすれば良い。

第２５図は、第２４図における演算増幅器を使って、基
準電圧を任意に設定できるようにしたものである。出力
を分圧手段ＲＩｌｙＲ１１を通して（−）入力に帰還さ
せれば、その分圧比をｒとすれば、出力電圧■ｏは となる。分圧手段ｕｓ　ｌ　Ｒ１１は線形抵抗が望まし
いが、許容できる程度に十分に特性のそろった抵抗であ
れば何でもよい。

第２４図、２５図の回路はディプレッション型ＭＯ８を
使用するのが前提であるのに対し、第２６図、第２７図
の回路はエンハンスメント型ＭＯ８でも動作可能なよう
にしたものである。もちろん、ディプレッジ璽ン型であ
っても差しつかえない。

第２６図の例は、第２４図の例と同様出力を（へ）入力
に直接帰還させたもので、出力Ｖ０は、電源電圧をＶＤ
Ｄとすれば Ｖｏ　＝Ｖｏｐ　（Ｖｔｈｘ　−■ｔｈｚ　）　＝０°
°°゛°°１°°弼となる。第２４．２５図の回路では
差動対の少−なく共一方をディプレジ冒ン・モードにす
る必要があり、ケースによっては製造工程数を増やさな
ければならないことがあるが、Ｖｔｈの差電圧を接地電
位を基準にして取り出すことができる。

逆に、第２６．２７図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重（みる
かによって決めれば良い。

第２７図の例は第２５図の例と同様分圧手段Ｒｙ　、Ｒ
ｓを通して出力を（−）入力に帰還させたもので、出力
は となる。

次に以上にのべた基準電圧発生装置の応用について、回
路、ＩＣチップの構造、等について説明する。

しきい値電圧の制御 ＭＯ８集積回路において個所素子であるＭＯＳＦＥＴの
しきい値電圧（Ｖｔｈ　）は、ＬＳＩの特性を決める重
要なパラメータとなっている。このＶｔｈは、製造プロ
セスによるバラツキ、温度による変化が大きく、Ｖｔｈ
の制御がＭＯ８ＬＳＩ製造上の難点となっている。

一方第２８図に例として示す、ＭＯＳメモリにおいては
、基板にバイアス電圧をかけ、寄生容量を減少させてい
る。このバイアス電圧を得るために、基板バイアス発生
回路を用いている。基板バイアス発生回路は、第２９図
で示す構成となっている。従来の基板バイアス発生回路
は発振部および波形整形部のみからなり、Ｖｔｈによる
ツーイードパックがなされないのが一般的であった。こ
のため、製造バラツキ、温度により発振周波数、波形整
形能力の差が生じ、安定なバックバイアス電圧ＶＢＢを
得られず、Ｖｔｈの変動も大きいものであった。

本発明では、この基板バイアス発生回路に、前述したゲ
ート電極の仕事関数差を用（・たコンパレーターを使用
し、ｖｔｈを一定の電圧にコントロールする。

Ｖｔｈは、基板バイアスにより変化し、次の式で表わさ
れる。

ｖｔｈ−ＶｔｈＯ十Ｋ（２φＦ＋ＩＶＢＩ１１　２φＦ
）ここでＶｔｈＯは、Ｖ、Ｂ−ＯＶのｖｔｈ　、　Ｋは
基板効果定数、φ、はフェルミレベルを表ワス。　・こ
のためＶｔｈは基板バイアスｖ０を変化させることによ
りコントロール可能である。第２９図において、発振回
路部は、リングオンレータを使用している。この発振回
路は他の発振回路としてもよい。波形整形部は２つのＭ
ＯＳダイオードＱｔ　ｐＱ、およびコンデンサ６重より
成り、ＶＩＩＢの電荷をポンプ作用によりＧＮＤに引き
抜く作用をしている。このポンプ作用により、■。は負
電圧に引かれていくがＩＶＢＢＩの最大電圧■。つは、
どのポンプ作用による引き抜き電圧と基板リーク電流の
安定した点で決定される。発振回路が動作しているかぎ
り、■。はとの安定点■ＢＢＭに保たれるが、発振が停
止すると、基板リーク電流により、基板の電荷はリーク
しＧＮＤレベルに近づいていく。

■。がＧＮＤレベルに近づくとＶｔｈは低下する。

第２９図のコンパレータ部は、前述したゲート電極の仕
事関数差を利用したものであり、Ｎチャンネルプロセス
での例を第３０図に示した。第３０図でＱｉは、真性レ
ベルゲートＭＯ８，Ｑ、はＮゲート開Ｏ８を用いている
。またこれらはデプレッションタイプＭＯ８となってい
る。このため、８ｇ コンパレータは一人力部に−−０，５５Ｖ（１’）［圧
が入力された時反転する。第２９図のＶｔｈセンス部は
一つの抵抗およびＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　より成る
。

ここで抵抗はポリシリコン抵抗拡散層抵抗、ＭＯ８抵抗
のいづれでもよいが、抵抗値は、Ｑ、のＶｔｈが０．５
５ｖとなった時、出力が０．５５Ｖとなるよう設定され
ている。今ＶＢＢがＧＮＤレベルニ近＜ＱｌのＶｔｈが
０．５５Ｖ以下の時には、コンパレート部−入力端子は
０．５５Ｖ以下となり、コンパレータの出力は１”　と
なり発振回路は動作を続けている。■。が■！ｌＢＭに
近づきＶｔｈが上昇し、０．５５Ｖを越えるとコンパレ
ータ出力は”０″Ｅなり、発振は停止し、ＶＢＢはリー
クによりＧＮＤレベルに近づく。すなわち、フィードバ
ックループが形成され、この基板バイアス発生回路によ
りＶｔｈがコントロールされる。コンパレート部で得ら
れす る電圧０．５５Ｖは、エネルギーギャップの−となるた
め、前述した通り温度、製造バラツキ、電源電圧に対し
変化が少ないので、　Ｖｔｈをきわめて精度よく制御す
ることが可能となり、温度マージン製造プロセスマージ
ン、電源マージンの広いＭＯ８ＬＳＩが得られる。また
後述するように、プロセス的にも第３２図で示すメモリ
セルにおいて高。

抵抗Ｒを得るプロセスと全く同一プロセスで真性レペル
ゲー）ＭＯ８を得ることができるため、従来プロセスを
用い容易に実現できる。

レベルシフト回路 ＭＯ８ＬＳＩにおいて電源として５■電源を用い、入力
としてＴＴＬロジック回路からの信号を用いた場合、高
レベルとして２．ＯＶ、低レベルとしてＯ，ＳＶの信号
となる。このＴＴＬ信号をＭＯＳレベルに変換する場合
には、従来入力部インバータのレシオをとり、ＭＯＳレ
ベルへ変換していたが、Ｖｔｈバラツキ、温度変化によ
り、入力レベルマージンが小さくなる問題があった。

前述したゲート電極の仕事関数差を用いた基準電圧発生
回路を用いたＴＴＬ−）ＭＯ８変換回路の例を示す。第
３２図にＭＯＳメモリのアドレスノ（ッファ回路に本方
式を用いた具体例を示す。

Ｖｒｅｆ　として前述第２５図の回路により基準電圧１
．４ｖを発生する。アンプとして第３３図の差動アンプ
を用い入力のロジックＶｔｈを１．４■となる入力バッ
ファを作成する。本方法によりＴＴＬ→ＭＯ８変換回路
が得られる。

また他の方法としてアンプに、第２３図で示す路を用い
Ｖｒｅｆすなわち第２４図■をＧＮＤ、■を入力として
もよい。この場合Ｔｔ　、Ｔｙはデプレッション型ＭＯ
８を用いる。

第３４図はインバータを始めとする論理回路のロジック
・スレッショールドを使用電源電圧、ＭＯＳトランジス
タのしきい値電圧、温度等の変化に対し、常に一定にし
ようとするものである。

Ｑ、、Ｑ、ｔＱｓで構成されるインノ（−夕１゜Ｑ４　
−　Ｑ−、Ｑ−で構成されるインバータ２は各各、ロジ
ック・スレッシワールド制御用のＭＯ８ＱＩ　、Ｑ４を
持っている。

Ｑ、、Ｑ、、Ｑ、は先に述べたインバータ１゜インバー
タ２と相似（ＭＯＳのパターンサイズ比が等しい）にな
るように構成されており、インバータとしての入力と出
力が結合されて、ちょうどロジック・スレッショールド
電圧が得られるようになっている。

ＣＭＰｌは先に説明した基準電圧を差動回路のオフパセ
ットとして有する比較回路である。ＣＭＰｌはこのロジ
ック・スレッショールドと自分の中に持っ゛〔いる基準
電圧とを比較し、両者の差がほぼ０となるようにＱ＋の
ゲート電圧を制御する。

つまりロジック・スレッショールド〉基準電圧であれば
ＣＭＰＩの出力はハイ・レベルになりＱ。

の等価抵抗は大きくなり、ロジック・スレッショールド
を下げる方向に作用する。ロジック・スレッショールド
〈基準電圧の場合にはこの逆となり、両者は等しいとこ
ろで平衡状態となる。

ＱＩ＝Ｑ４のゲート電圧はＱ、のゲート電圧と共通であ
り、前者と後者は相似の関係にあるから、これによりイ
ンバータ１．インバータ２のロジック・スレッショール
ドは基準電圧と等しくなり、非常に安定なインバータ特
性を有することになる。

始めに述べたように、これはインバータのみに必らず、
ナンド、ノア等の他の論理回路にも同様に適用できる。

ＣＭＯＳ構成でな（とも、通常のシングル・チャンネル
のインバータ等の論理回路の場合にも、容易に適用でき
る。

これらの回路は、特に入力レベル、論理振巾の範囲が狭
い場合にも確実に信号をデジタル処理できる入力のイン
ターフェース回路として有用である。

電圧検出器 第３５図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるようにした電圧検出回路である。

第３６図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒ，，Ｒ，。

により分圧した電圧を加えた電圧検出回路である。

分圧比をｒ１基準電圧をＶｒｅｆ、検出レベルを■ｓｅ
□５ｅとすると となり、分圧比「により検出レベルｖ、ｅｎ５ｅを任意
に設定できる。

第３７図の例は、Ｖｔｈの差に相当するオフ・セットを
持った演算増幅器を用いて、先に説明したようにオフ・
セット電圧を基準電圧として利用した電圧検出回路であ
る。またＲ、、　、　Ｒ，！は第３６・　図の例と同じ
分圧手段である。

第３６．３６．３７図の例において被検出型−圧〕゛を
電源電圧とすればバッテリーを電源として使用するシス
テムにおいては、バッテリーチェッカーとして利用でき
る。第３７図の電圧検出回路を電子時計のバッテリφチ
ェッカーに応用した具体例を第４４図に示すが、詳しい
説明は後述する。

定電圧装置 第３８図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたい（つかの方法で構成
したものであり、Ｒ，、ｌ　Ｒ，４により安定化出力の
一部と基準電圧とを比較し、一致するようにＴｗｏのゲ
ート電圧を制御し、出力電圧を安定化する。演算増幅器
は、その特性が許容される範囲で何を使っても良い。

第３９図の例は第３８図の例でＴ、ｏにＭＯＳトランジ
スタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ１を使用したものである。

第４０図の例は第２４図の例で示したオフ・セット電圧
を持った演算増幅器を使用したものである。’Ｉ’ｌｌ
は当然ＭＯ８）ランジスタであってもバイポーラトラン
ジスタであっても、接合型電界効果トランジスタであっ
ても良い。

定電流装置 第４１図の例は、Ｔ、とＴ、のしきい値電圧の差によっ
て決定される定電流回路である。

Ｔ、、Ｔ、は同一の相互コンダクタンスβを持ち、しぎ
い値電圧は各々異なるＶｔｈ、　”ｔｈ、である。抵抗
Ｒ２゜がＴ、のインピーダンスに比較して十分高ければ
、Ｔ１のドレイン電圧（−ゲート電圧）■１は■ｔＩ□
、とほぼ等しくなる。

Ｔｔが飽和領域の時は、Ｔ、に流れる電流■。

は となる。

第４２図の例は、Ｔｔｔに流れる電流Ｉによる電圧降下
■。ｕｔＲ□を基準電圧■ｒｅｆと比較し、常に両者が
等しくなるようにＴ、のゲート電圧を制御するようにし
た定電流回路である。

となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ・セットを持たせることによって得ても良い。

第４３図の例は、Ｔｓ＋　ｓ　Ｔ３３を同一のトランジ
スタとし、いわゆるカレント・ミラー回路を用いた定電
流回路である。

電子時計 第４４図の例は、第３７図の例のバッテリ・チェッカー
を電子時計に応用した例である。

Ｔ、　、Ｔ、　ＩＴ、、〜Ｔ４゜およびＲ４，とＲ４，
は公称１．５Ｖの水銀電池Ｅ、の電圧レベルをチェック
する回路を構成する。差動部のトランジスタ対をＰ　ゲ
ート・Ｎチャンネル−ＭＯＳ、Ｎ＋ゲゲー・Ｎチャンネ
ル−ＭＯ８Ｔ、、Ｔ、で構成し、両者のしきい値電圧が
電子時計の動作電源範囲である１、０Ｖ〜１．５Ｖ以内
になるように、チャンネル部分にイオン打込みをほどこ
している。

基準電圧となるしきい値電圧の差は、シリコン牛導体の
場合は、約１．ＩＶであり、バッテリーの電圧が下った
ことを検出するレベルを１，４Ｖ近辺に合せるために抵
抗手段Ｒ，，Ｒ，の抵抗比で調整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために、分周回路ＦＤよりタイミング回
路ＴＭを通して得られるクロック信号φにより１間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートゲー、、
ＮＡ、で構成されたラッチによりスタティックに保持さ
れ、このラッチ回路出力の論理レベルにより、タイミン
グ回路ＴＭを制御し、それによってモータの駆動出力を
変えて、指針の運針の方法を変えて、バッテリー電圧の
低下を表示する。バッテリー電圧の低下は指針の動きを
変えず、別に液晶や発光ダイオード等の電気光学的素子
を、点滅させる等して表示することも可能である。

なお同図において、Ｏ８ＣはＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａ１及び容量ｃｏ、ＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップ・モータの励磁コイル、ＢＦ、、ＢＦ、は
ＣＭＯＳインバータで構成され励磁コイルＣＭを１秒毎
に極性を反転して駆動するためのバッファーである。

ＩＣ内の全ての回路は公称１．５■の水銀電池Ｅ、で動
作する。またＴＭは分周回路ＦＤの複数の周波数の異な
る分局出力およびＮＡ、、ＮＡ。

で構成されたラッチの制御出力を入力として、任意の周
期およびパルス幅を持つパルスを発生するタイミングパ
ルス発生回路である。ＩＣは第６図に示すＳｉゲー）Ｃ
ＭＯＳプロセスで作られた指針式電子腕時計用モノリシ
ックＳｉ半導体チップである。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

次に本発明に係る基準電圧発生手段を電子装置の状態設
定回路、オートクリア回路等に応用した具体例につき説
明する。

第４５図は状態設定回路の一例を示す回路図であり、４
個のＭＯＳＦＥＴで構成されている。同図において、ａ
点、ｂ点の電位が０の場合、電源（−ＶＤＤ）投入時Ｍ
Ｏ８ＦＥＴＴ、、Ｔ、　はＮ−ＭＯＳＦＥＴであるので
共九″ＯＮ″状態となり、ａ点、ｂ点は電源の立下りと
同時に電源側（−ＶＤＤ）に引っ張られる。この時Ｔ３
のＮ−ＭＯＳＦＥＴは半導体のエネルギーバンド差を利
用［またもので、ソ’）　ｖｔｂＮがＭＯ８ＦＥＴＴ、
　のそれ、に比べ約３倍（ｆｉＦＩＪ　Ｔ＋Ｖ１１１＝
０．４５Ｖ＋ＴｓＶｔｈ＝１．２５Ｖ）　トなっている
ので、電源の立下りの途中で、ＭＯ８ＦＥＴ７１．は先
に”　ＯＦＦ”となる。ＭＯ８ＦＢＴＴ、は引き続き、
６ＯＮ”状態となっているため、ｂ点は−ｖＤＤ、ａ点
はＧＮＤの電位で安定となる。

又、電源（−ＶＤＤ　）が切れた状態で、ａ点でＯＶ。

ｂ点でｉＶ位に電荷が残った場合においては、電源の立
下’ｌ途中においてＶＤＤ＝ＭＯ８ＦＥＴＴｓのＶｔｈ
Ｎ　まではＴ、は’　ＯＦ　Ｆ　”状態となっており、
ＭＯ８ＦＥＴＴ、は■ＤＤ＝ＴＩＶｔｈＮでＯＮ”状態
と′なるため、初期状態にａ点がｏｖ、ｂ点がＩＶ（又
はＴ、のＶｔｈＮまで）位であっても、安定状態ではｂ
点が■ＤＤ、ａ点がＯＶとなる。さらに本回路では全て
Ｅ−ＭＯＳＦＥＴで構成されているため安定状態での消
費電流は殆んど零である。

第４６図は従来提案されている状態設定回路の例を示す
回路図であり、同図において、ラッチ回路の安定度を増
すため、Ｔ、のＮチャンネルＤ（デグリーンヨン）−Ｍ
ＯＳＦＥＴが挿入されている。このＤ−ＭＯＳＦＥＴに
より電源（−ＶＤＤ）投入時、ａ点は必ず電源と同時に
立下り、又す点はＭＯ８ＦＥＴＴ、のＶｔｈまで電源が
立下がらないと、ＯＮ″しないため安定状態ではｂ点が
ＶＤＩＭａ点が０■となる。しかし本回路ではａ点とＶ
ＤＤとの間にＤ−ＭＯＳＦＥＴを使用しているため、次
に何等かの形でａ　Ａ　ＶＤＤ　＋　ｂ点０Ｖ（ＲＥＳ
ＥＴ）状態になった時、Ｐ−ＭＯ８ＦＥＴＴ。

がＯＮ″となりＴ、とＴ、による直流パスが生じて消費
電流大となる。それに対して第４５図のような本発明の
状態設定回路では上記したように状態設定が確実にでき
ると共に消費電流が極めて小さくてすむので有効な状態
設定手段を提供することができる。

次に本発明に係る電圧レギュレータ及びその応用例を説
明する。

第４７図は本発明による電圧レギュレータであり、第４
８図はその特性図である。

第４７図の比較型電圧レギュレータは公知のそれと類似
の構成となっているが、電圧比較器ＣＰがプラス・マイ
ナス両入力端子からみて電圧レベルで非対称にならてい
るところが通常の電圧比較器と異なっている。つまり、
この電圧比較器はプラス・マイナス両入力の電圧レベル
が等しいときにはバランスせず、マイナス側の方に所定
の高い入力電圧（絶対値で）が印加されたときバランス
する。註い換えればこの電圧比較器はプラス・マイナス
の入力レベルがバランス点に対してオフセットを持って
いる。

°　このような電圧レギュレータによれば、入力電圧Ｖ
ｉｎが高い場合出力電圧■。ｕｔは基準電圧■ｒｅｆに
依存しＩ　ｖｏｕｔ−’ｉｎ　’の差が大きくとられる
が、入力電圧■ｉｏが低い場合は■。旧は専ら■ｉｎに
依在し、ｌ　’Ｖ’　−Ｖｏｕｔ　ｌ　の差は小さくさ
れる。両ｎ 者の変化点Ｐは、入力電圧Ｖｉｎに関して言えば、ｖｔ
ｎ≧Ｖ、の点に設定される（Ｖ＋はレギュレータ負荷／
の最低動作電圧である）。

このように構成された電圧レギュレータによれば、負荷
／は、入力電圧■ｉｎが高いときは、最低動作電圧■、
よりも高いが入力電圧■ｉｎよりも低い出力電圧■。ｕ
ｔで動作されるので、動作が保証されつつその消費電力
が低減される。また入力電圧■ｉｎが低いときは、負荷
／は入力電圧■ｉｎとほぼ同じかそれより若干小さい出
力電圧■。ｕｔで動作させられるので、負荷／の入力電
圧■ｉｎに対する最低動作電圧■、が保証され、高い入
力電圧■ｉｎに対しては負荷／に合った電圧に出力電圧
Ｖ。ｕｔを低減しているので、この電圧レギュレータは
負荷／に対して低消費電力及び広範囲な入力電圧■ｉｎ
の幅を持たせることができる。

このような効果を、オフセットを持たない電圧比較器レ
ギュレータに対比させて、第４８図のグラフを用いて詳
述する。

同図において横軸は入力電圧ｖｉｎを縦軸は出力■ｏｕ
ｔおよび基準電圧■ｒｅｆを示している。曲線ａは■ｉ
ｎに等しい■。ｕｔを示しており、言い換えれば、電圧
レギーレータを用いないで、入力電圧■ｉｏで直接負荷
／を動作させた場合の仮想曲線を示している。

曲線Ｃは一般の基準電圧■ｒｅｆ１を示しており、通常
基準電圧発生回路■、。（ＧＥＮＦＥＴのしきい値電圧
Ｖｔｈ、を流増幅係数１３相互コンダクタンスｇｎｌ、
或はＰＮ接合の順方向、逆方向電圧降下■Ｆ、■２、双
極トランジスタの電流増幅率ｈｆｅを利用しているため
、■ｒｅｆＧＥＮの出力電圧■ｒｅｆはその電源電圧■
ｉｎに依存する（■ｒｅｆ””　ｆ　（Ｖｉｎ）　）。

電圧比較回路ＣＰの基準電圧としてこのような基準電圧
■ｒｅｆ１を使用し、また前述したようなオフセットを
比較回路ＣＰに持たせなかった場合、出力電圧■。ｕｔ
は基準電圧ｖｒｅｆ、に等しくなり曲ｆｉＩＣに一致′
１″る１、そして、基準電圧■ｒｅｆ１は入力電圧Ｖ・
　より高くなることはないので、出力電圧室ｎ Ｖｏｕｔはどの範囲においても入力電圧■ｉｎよりも低
くなる。その結果、出力電圧Ｖ。ｕｔが負荷／の最低動
作電圧Ｖ、に等しくなるとき（点Ｒ）の入力■、圧■ｉ
ｎはＶｔ　（’Ｖｔ　＞Ｖｔ　）となる。従って、負荷
／かもみた入力電圧ｖ１ｎの可能使用範囲はＩＶ２−Ｖ
、＋に相当する電圧分だけ、損失が生ずることになる。

この損失を小さくするｆこめに、第４７図の電圧レギー
レータでは、マイナス入力がプラス入力よりもオフセン
ト電圧Δｖｏｆｆ高（なったとき平衡するよう比較器Ｃ
Ｐを構成ｊる。

また基準電圧としては、仮想の基準電圧■、。［１より
も小さく類似特性をもつ基準電圧■ｒｅｆ２（曲線ｄ）
を用い、目標通常入力電圧■３における実質的な比較電
圧（ｖｒｅｆ２＋Δ■ｏｆｆ）が仮想の基準電圧■ｒｅ
ｆｌに等しくなるよう、つまり目標動作点Ｓに一致する
ようＶｒｅｆ２とΔ”ｏ　ｆ　ｆの値を設定している。

このような構成によれば、電圧比較器Ｃ’Ｐは、ｖｏｕ
１＝■ｒｅｆ２＋Δ■ｏｆｆの条件で平衡し、この平衡
条件を満足する入力電圧■ｉｏは、Ｖｉ　ｎ　’≠ｖｏ
Ｕ１なので、ｖｉｎ全■ｒｅｆ２＋Δｖｏｆｆのときだ
けとなる。

入力電圧■ｉｎが（■ｒｅｆｚ＋Δ■ｏｆｆ）より小さ
い場合、出力電圧■ｉｏもそれより小さくなるので比較
器ＣＰは出力電圧Ｖ。ｕｔを高（しようと働（が、この
帰還制御は出力電圧■。ｕｔを入力電圧ｖｉｎに等しく
したところで制限されてしまう（Ｖｏｕｔ〈Ｖｉｎのた
め）。

従って出力電）玉ｖ。ｕｔはＶ　ｒ　ＩＩ　−Ｖ　ｒ　
ｅｆ　２＋Δ■ｏｆｆを変曲点（Ｐ）として、入力電圧
Ｖｉｏが変曲点Ｐよりも高いときは■ｒｅｆ２＋Δ■ｏ
ｆｆ　に低減（制限）され（曲線ｂ＋　）、ｖｌｏがそ
れより低いときはほぼ入力電圧■ｉｎ　（曲−ａ２　）
に等しくされる。

そして、この変曲点Ｐが入力重圧Ｖｉｎ関して（横軸で
）最低動作室、圧Ｌ（点Ｑ）と同じかまたは高ければ前
述した損失を避けろことができる。

これは、曲線すがΔＶｏｆｆ　によって曲ｆ３！ａと交
差点を持つからであり、曲Ｍｌのように曲線ａと交点を
持たない場合にはこのような効果は得られない。

ｔｘ、＋６、第４７図のＦＥＴはソース・フォロワーと
して働（もののデプレッション・モードＮチャンネルＦ
ＥＴであるので、Ｖｏｕｔ−Ｖｉｎを可能とし、そのし
きい値電圧Ｖｔｈの損失がない。従って、これは入力電
圧■ｉｎが小さい場合に有効である。

しかしながら、このことはエンハンス・メントモードの
ソース・フォロワＦＥＴの使用ヲ否定スるものでなく、
入力電圧が太きく　Ｖｔｈ損失が重大な問題でなくて、
デプレッション・モードＦＥＴ製造プロセスを採用する
ことが困難な場合極めて有効である。この場合、低い方
の出力電圧■。ｕｔ（変化点Ｐより下）を決める曲＆！
ａ、（■ｏｕｔ−■１ｎ）はＶｔｈだけ下方の方へシフ
トする（Ｖｏｕｔ””’ｉｎ−■ｔｈ）だけであり、出
力電圧■。ｕｔ　に上述したような効果を持たせること
が可能なことに変わりはない。

また、図中ＮチャンネルＦＥＴをＰチャンネルＦＥＴに
代えることもでき、この場合Ｐチャンネ＃ＦＥＴはソー
ス接地として働（ので、上述したＶｔｈの損失はない。

制御用のＦＥＴとしてソース接地、ソースフォロワのい
ずれを採用するかに本質的な差異はないが、ソース接地
にした場合はデプレッション・モードＦＥＴにするよう
なしきい値電圧Ｖｔｈ撰失に対する特別な配慮は必要で
ない。また、ソース・フォロワにした謁合は、電圧比較
の動作を側期的にザンプリンクする必要があるとき（例
えば比較器ＣＰを低消費電力化のためにクロック・ドラ
イフスるとき）、このＦＥＴはボルテージ・フォロワと
して働くので便利である。つまりこのＦＥＴの相互コン
ダクタンスｇｍが十分高けれは、出力電圧はゲート電圧
により一義的に決まるからである。

また制御用トランジスタとしてバイポーラ・トランジス
タを使用することも可能である。

オフセラ）Ｖ。ｆｆは入力電圧■ｉｎの関数になること
が必ずしも否定されることではないが、変曲点Ｐを設定
する上ではｖｉｎに対して一定であることが望ましい。

また基準電圧■ｒｅｆ２　として、負荷／と同様な変動
要素を持つ基準電圧を使用すれば、負荷Ｚの特性に応じ
１こ出力電圧■。ｕｔを得ることができるのでこれま１
こ便利である。その場合■ｒｅｆ２を負荷／を動作させ
る最低の電圧の電圧に設定しておけば、Δｖｏｆｆを一
定のマージン手段として利用することができる。

オフセットΔｖｏｆｆを持たせる構成およびその応用回
路については後述するが、ここで出力電圧■ｏｕｔに変
曲点を持たせる他の方法を第４９図の回路図と第５０図
のグラフを用いて説明する。

以下の説明および第５０図のグラフでは電圧値は全て絶
対値にする。

第４９図においてＱ＋ｏｙはＮチャンネル・デプレッシ
曹ン・モードＦＥＴからなる制御用トランジスタである
。Ｑ＋ｏｌとＱｔｏｔおよびＱ１０４　ｅ　Ｑ＋ｏａは
カレント・ミラー回路を構成しており、Ｑ、。３のドレ
イン電流とほぼ等しいドレイン電流がダイオード接地さ
れたＦＥＴＱ、。４とＱ＋ｏ＊に流れる。ダイオード接
続されたＰチャンネルＦ　Ｅ　Ｔ　ＱＩ０４　、　Ｎチ
ャンネルＦ　Ｅ　Ｔ　Ｑ＋。、のソース・ドレイン間電
圧降下ＶＤ８は、高インピーダンス負荷Ｑ１゜７、ＱＩ
ＩＭＩによってほぼそれぞれのしきい値電圧Ｖｔｈｐ、
■【ｈｎとなる。

従って、比較器ＣＰのプラス・マイナス両入力端子にそ
ｉｔぞれ、Ｖｔｈｐ、（ｖｉｎ　−ｖｔｈｎ　）　ノ’
ＩＲ圧が加わる（第５０図曲１Ｍｄ、ｂ）。

比較器ＣＰはオフセットを持たず、従って両入力が等し
いときバランスする。従って、その平衡条件は（ｖｏｕ
ｔ　−ｖｔｈｎ　）　＝■ｔｈｎ−すなわち■。ｕｔ−
ｖｔｈｐ＋■ｔｈｎである。■ｊｎ≧Ｖｏｕｔの条件よ
り。

出力電圧Ｖ。ｕｔは、ＶｉｉＶｔｈｐ＋ｖｔｈｎ　のと
き（ｖｔｈｐ＋ｖｔｈｎ　）　Ｋ制限され、ｖｉｎ４ｖ
ｔｈｐ＋Ｖｔｈｎのときほぼｖｆｆｉｎに等しくなる。

従り【、負荷／がＣＭＯ８で構成されている場合、その
動作下限電圧は通常（Ｖｔｈｐ＋ｖｔｈｎ）になるので
出力電圧ｖｏｕｔはそれを補償することができる。

なお、ＭＯＳダイオード回路によって取り出されるしき
い値電圧は本来のしきい値電圧に近いが等しい訳でなく
、そのドレイン電流に追従する。

平衡点の出力電圧Ｖ。旧は勿論本来σγ（ＶＢ、ｐ＋ｖ
ｔｈｎ　）　よりも大きめにした方が良く、そのために
は各ＭＯＳダイオードＱ＋ｏ＋、Ｑｌ。、に流れる電流
を小さくするようＦ　Ｅ　Ｔ　Ｑ、。３の相互コンダク
タンスを小さくしておけは良い。

また、ＭＯＳダイオ・−ドによって取り出す近以のしき
い値電圧はドレイン電流が流れることが前提となるので
、入力電圧■ｉｎが低くなっても、両方のダイオードに
電流が流れるよう回路を構成しなければならない。

次に第４９図の電圧レギュレータを電子時計に応用した
例を第５１図を用いて説明する。

第５１図において、Ｏ２０は水晶発振器、ＷＳは正弦波
発振出力をく形波に変換する波形成形回路、ＦＤは分周
回路、ＴＭは分局出力から所定の周期、幅を持つパルス
を作るタイミング・パルス発生回路、ＬＦは低いレベル
の信号を高いレベルの信号に変換するレベルシフト回路
、ＢＣは電池寿命検出器、ＶＣは電圧比較器、ＶＲはそ
れを使用しｔこ電圧レギュレータ、Ｈはホールド回路、
ＤＴは発振状態検出器、ＬＭは秒針を駆動するステップ
・モータの励磁コイルである。

検出器ＤＴは、Ｏ２０が発振したことを分周器ＦＤ、タ
イミング回路ＴＭを通して検出し、発振した場合電圧レ
ギュレータＶＲを働かせて、発振器Ｏ８ＣおよびＷＳ、
ＦＤ、ＴＭ等の動作電源電圧を１．５■から落とす。

電池Ｅを入れた瞬間、インバータＩ、の入力ノードは放
電抵抗Ｒ，。４によって接地電位（論理″０′”）にな
っているのでＮチャンネル・Ｆ　Ｅ　Ｔ　Ｑｖｏ＋をＯ
Ｎ状態にし、レギーレータの出力を電池電圧の１．５Ｖ
にする。このときＱ２ｏｓもＯＮにされ、ＦＥＴＱ２ｏ
ｔのゲート・ノードを充電してお（。これは次にＦ　Ｅ
　Ｔ　Ｑ、。１がＯＦＦにスイッチングした瞬間、レギ
ュレータ出力が落ち込むことがＩよいよう、レギーレー
タの負帰還ループを予め能動的にしておくためである。

発振器が動作し始めたとき、他の論理回路は既に動作状
態に入っているため、タイミング回路ＴＭから検出器Ｄ
Ｔにパルスφ８が供給される。排他的論理和回路ＥＸ、
はこのパルスφ８が出たことを検出−′３−るもので、
一方の入力には他方に対し一〇インバータＩｎ　、Ｉｓ
、Ｉｊｆ分回路ＣＩ＋＋１　ｓ　ＲＩ０３によって遅延
されたパルスφ８が印加される。従って、パルスφ８が
出ると、ゲートＥＸＩの出力には遅延時間に相当する幅
のパルスが生じる。このパルスはＦ　Ｅ　Ｔ　Ｑ、□、
インバータＩ６、コンデンサｃｒｏｗから成る整流回路
で積分され、φ８が出始めてからしばらく経つとＮチャ
ンネル、Ｆ　Ｅ　Ｔ　Ｑ、。１、Ｑ２Ｏ３をＯＦＦにす
る。これによって、レギュレータＶＲは自身の制御ルー
プのみによって、所定の出力電圧（１，５Ｖ未満）を発
生し、低消費電力に寄与する。

以下、このレギュレータ、特に電圧比較器ＶＣの動作を
説明する。この比較器ＶＣは第４７図の原理図と第４８
図の特性図で説明した比較器ＣＰと同様な動作をするの
で簡単な説明にとどめておく。

ＰチャンネルＭＯ８ＦＥＴＱｚｏｓ、Ｑ６８．はオフセ
ット電圧Ｖ。ｆｆを得るために、Ｑｚｏｅのゲートは第
５図のＱＩ、第６図のようなＰ型にされ、Ｑ、。７のゲ
ートは第５図のＱｔ、第７図のようＩＬＮ型にされる。

従って、Ｑ、。、のしきい値電圧ＶｔｈはＱ　２０６　
より約０．５５Ｖ高くなり、これが前述したオフセット
電圧■。ｆｆ　となる。ＮチャンネルＦＥＴＱｎｏ−と
ＰチャンネルＦＥＴＱ、。。は共にダイオード接続され
ているので、比較器ＶＣのプラス入力であるＱ！。７　
のゲートには両Ｖｔｈの相（ｖｔｈｐ＋”ｔｈｎ　）が
印加され、これが第４８図および第５０図の曲線ｄに示
したＶｒｅｆｚの電圧となる。

従って、電圧レギュレータＶＲの出力電圧■。ｕｔはｖ
ｏｕｔ＝■ｔｈｐ＋”ｔｈｎ＋Δ■ｏｆ　ｆ　（■１ｎ
ｋｖｔｈｐ　＋ｖｔｈｎ＋Δｖｏｆｆの場合）となる。

入力電Ｅ　Ｖ　ｉ　、、が低いときは前述と同様Ｖ。ｕ
ｔ＝■ｉｎとなる。

この比較器は低消費電力化のためにタイミング信号φ、
によって動作時間が制限されている。勿論基準電圧■ｒ
ｅｆｉを得る回路もギうであり、そのため基準電圧■ｒ
ｅｆ２の電圧をホールドするようコンデンサＣＩＯ２が
又Ｑ、。、のゲート−１圧をホールドするようにコンデ
ンサＣＩ０！　がゲート容量等の寄生容量とは別個に追
加されている。コンデンサＣ、ｏ３　は帰還ループに幾
つかのＦＥＴが縦続接続されたことによって位相回りが
生じ、それに起因′１−る発振を防止するためのもので
ある。

バッテリ・チェッカーＢＣは第４４図とほぼ同様な構成
となっているのでその説明は省略する。

なお、ＩＣの出力段で励磁コイルの駆動器ＩゎＩ３は、
駆動能力を大きくするため１．５ｖの電池を直接電源に
している。

第５２図は本発明による電圧レギュレータＶＲとバッテ
リ・チェッカーＢｅをディジタル表示電子時計に応用し
た列を示している。

同図において、０８Ｃ，Ｗ８．ＦＤは第５１図の例と同
様、１．５Ｖより低い鯛整電圧を電源とし；またデコレ
ーダＤＣ時刻修正回路ＴＣのようなＩＣ内部の論理回路
も低い電圧を電源としている。

ＤＢは１，５ｖの電圧を３．Ｏｖに昇圧する信電圧回路
であり、この電圧は液晶表示装置ＤＰの駆動電圧として
使用される（駆動器は省略しである）。

／Ｓはレベルシフト回路であり、電源電圧の高い回路へ
低い信号レベルを直流的に高く変換して供給する。

このように、低い動作電圧で動作するＩＣ内部の通常の
論理回路は低い動作電源で、ＩＣの入出力インターフェ
ースにおける高い動作電圧を必要とする表示駆動器等は
高い動作電源を使用すると、低消費電力化や使用電源範
囲の拡張に有効である。

【図面の簡単な説明】

第１図はＧａＡｓ、ＳｉおよびＧｅ半導体のエネルギー
・ギャップＥｇとその温度依存性を示す図である。第２
図は半導体のバンド構造とフェルミ準位Ｅｆを示す図で
あり、同図（ａ）　、　（ｂ）はＮ型半導体の、同図（
Ｃ）　、　（ｄ）はＰ型半導体の夫々バンド構造とフェ
ルミ準位を示す図である。第３図はＮ型及びＰ型８ｉの
フェルミ準位の、不純物濃度をパラメータにした温度特
性を示す図である。第４図（ａ）。 （ｂ）および（Ｃ１はそれぞれＧｅ、ＳｉおよびＧ　ａ
　Ａ　ｓ半導体と各種のドナーおよびアクセプタ不純物
か持つエネルギー準位の分布を示す図である。 第５図はＮ型およびＰ型半導体のフェルミ準位の差（Ｅ
ｆｎ　−Ｅｆｐ　）を取り出すために使用され得るＰ＋
ゲートおよびＮ＋ダグ−ＭＯＳＦＥＴの断面構造を概略
的に示し、左半分がＰチャンネルＦＥＴ、右半分がＮチ
ャンネルＦＥＴを示している。 第６図（ａ）　、　（ｂ）は夫々Ｐ＋ゲートＰチ、ｙｙ
ネルＭＯ８ＦＥＴの平面図と断面図を、第７図（８）メ
ｂ）は／ｉゲゲーＰチャンネルＭＯ８ＦＥＴの平面図と
断面図を、第８図（ａ）　、　（ｂ）はＮ＋ゲゲーＰチ
ャンネルＭＯ８ＦＥＴの平面図と断面図を、第９図（ａ
）　、　（ｂｌはＮ＋ゲゲーＮチャンネルＭＯ８ＦＥＴ
の平面図と断面図を、第１０図（ａ）　、　（ｂ）はｉ
ゲートＮチャンネル間Ｏ８ＦＥＴの平面図と断面図を、
第１１図（ａ）。 （ｂ）はＰ＋ゲゲーＮチャンネルＭＯ８ＦＥＴの平面図
と断面図を示している。 第１２図（ａ）〜（ｄ）、第１３図（ａ）〜（ｄ）、第
１４図（ａ）〜（ｄ）及び第１５図（ａ）〜（ｄ）は、
それぞれコンプリメンタリＭ　ＯＳを一緒に製造する場
合の主要工程における断面図である。 第１６図（ａ）　、　（ｂ）はそれぞれＰ＋型半導体−
絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の状態
を示し、同図（Ｃ）　、　（ｄ）はそれぞれＮ＋型半導
体−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の
状態を示す図である。 第１７図（ａ）ないしくｅ）はＮチャンネルＭＯ８ＦＥ
Ｔの各製造工程における断面図である。 第１８図（ａ）　、　（ｂ）は夫々異なるしきい値電圧
■ｔ　１１を持つ２つのＦＥＴのＶｔｈの差を取り出す
ためのＭＯＳダイオード回路の特性図とその回路を示す
図である。 第１９図及び第２０図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第２１図（ａ）は更に他の
基準電圧発生回路の一例を示し、同図（ｂ）はそのタイ
ミング信号波形を示す。第２２図乃至第２７図は更に他
の実施例にもとず（基準電圧発生回路を示す。 第２８図は半導体メモリのブロック図を示し、第２９図
は第２８図の基板バイアス発生回路の詳細な回路図を示
す。第３０図、第３１図、第３２図、第３３図はそれぞ
れコンパレータ回路、メモリセル回路、アドレスバッフ
ァ回路、差動アンプの回路図を示１゜第３４図は論理回
路の回路図を示１−６ 第３５図〜第３７図は基準電圧発生回路を電圧検出回路
に応用した例を、第３８図〜第４０図は電圧レギュレー
タに応用した例を、第４１図〜第４３図は定電流回路に
応用した例を、第４４図は電子式腕時計用バッテリ・チ
ェッカーに応用した例を示している。 第４５図及び第４６図は夫々本発明及び従来の状態設定
回路の例を説明するための回路図である。 第４７図は本発明による電圧レギュレータの一例を説明
するための回路図であり、第４８図はその動作を説明す
るための電気的特性図である。 第４９図は本発明による電圧レギュレータの他の例を説
明するための回路図であり、第５０図はその動作を説明
するための電気的特性図である。 第５１図は本発明を電子時計に応用した例を説明するた
めの回路図であり、第５２図はディジタル表示電子時計
に応用した例を説明するための回路システム図である。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａｌ・・・水晶振動子、Ｏ２０・・・水晶発
掘回路、ＷＳ・・・正弦波−（形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイル、ＢＰ・・・ＣＭの駆動用バッファー、Ｎ
Ａ・・・ＮＡＮＤゲゲー、ＩＣ・・・モノリシックＳｉ
半導体集積回路チップ、φ・・・クロックパルス、Ｅ８
・・・半導体のエネルギー・ギャップ、Ｅｖ・・・価電
子帯の最上限準位、ＥＣ・・・伝導帯の最下限準位、Ｅ
ｉ・・・真性半導体のフェルミ準位、Ｅｆｎ　ｐ　Ｅｆ
ｐ・・・Ｎ型、Ｐ型半導体のフェルミ１い位、Ｅｄ　、
Ｅａ・・・ドナー、アクセプタ準位。 第　１　図 第　２　図 第１６図 Ｎ　＼ で　ゞ 」　−−ノ　） ＼　（ （＼ 第　１ （ＬＬ） 、Ｉ／）δ ８図 （ｂ） 第　２２　図 第２４図 第２５図 第２６図 第２７図 第　２８　図 第２９図 第３０図 第３１図 第３２図 軒 第３３図　第３７図 第３４図 第３５図 第３６図 第３８図 第３９図 第４０図 第　４１　図 第　４２　図 第４３図 第　４６　図 第　４５　図 第４７図 第４８図 °ｌ−１

Claims (1)

1. 【特許請求の範囲】 １、複数の入力信号が供給される回路を含んだ半導体集
   積回路装置であって、上記回路の論理しきい値電圧が、
   互いに異なるしきい値電圧を持つ第１、第２ＩＧＦＥＴ
   のしきい値電圧差にもとづいて設定されることを特徴と
   した半導体集積回路装置。 ２、上記回路は、上記第１．第２ＩＧＦＥＴのしきい値
   電圧差にもとづいて基準電圧を形成する基準電圧発生装
   置と、入力信号が一方の入力端子圧供給され、上記基準
   電圧が他方の入力端子に供給される複数の電圧比較回路
   とを有することを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、上記第１．第２ＩＧＦＥＴのしきい値電圧差は、そ
   れらのゲート電極のフェルミ準位差にもとづいているこ
   とを特徴とする特許請求の範囲第２項記載の半導体集積
   回路装置。 ４、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   は、互いに異なる導電型にされた半導疹層部を有するこ
   とを特徴とする特許請求の範囲第３項記載の半導体集積
   回路装置。 ５、上記ディジタル回路は、ソースが互いに結合された
   上記第１．第２ＩＧＦＥＴと、上記第１ＩＧＦＥＴのゲ
   ートが結合された第１入力端子と、上記第２ＩＧＦＥＴ
   のゲートが結合された第２入力端子と、少なくとも上記
   第１又は第２ＩＧＦＥＴのドレイン出力にもとづいた信
   号が供給される出力端子とを有する複数の差動増幅回路
   を含み、上記第１入力端子には、上記入力信号が供給さ
   れ、上記第２入力端子には、所定の電位が供給されるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ６、上記第１．第２ＩＧＦＥＴのしきい値電圧差は、そ
   れらのゲート電極のフェルミ準位差にもとづいているこ
   とを特徴とする特許請求の範囲第５項記載の半導体集積
   回路装置。 ７、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   は互いに異なる導電型にされた半導体層部を有すること
   を特徴とする特許請求の範囲第６項記載の半導体集積回
   路装置。 以下余白