JPS60243716A - 電圧レギユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特に基準電圧発生装置とその応用並
びに絶縁ゲート型電界効果トランジスタとその製造方法
に関する。

、各種の半導体電子回路において、基準となる電圧を発
生させるには電圧の次元を持った物理量を利用すること
が必須の条件である。これまで、その物理量としてはも
っばらＰＮ接合ダイオードの順方向電圧降下ｖＦや逆方
向降伏電圧（ツェナ電圧）■２並びに絶縁ゲート型電界
効果トランジスタ（Ｉ　ＧＦＥＴ、ＭＯＳＦＥＴで代表
されることが多い）のしきい値電圧Ｖｔｈ等が利用され
ている。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記■
、やＶｔｈは通常２〜３ｍＶ／ｌＺ’程度の温度依存性
を持っており−０この温度変化に伴なう基準電圧の温度
変化は用途によっては実用を断念せざるを得ない程の大
きさ及ぶ。

例えば公称１８５Ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖ程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧Ｖ１
ｈ又は、ダイオードの順方向降下電圧■。

を利用して構成しようとすれば、１．４Ｖを目標とした
検出レベルは ＝４．６７〜７．０　（ｍＶ／Ｃ） の温度依存性を持ち、実用動作温度範囲を０′Ｃ：〜５
ＣＩ’と狭く見積っても、１．２３Ｖ〜１．５７Ｖと大
きく変動することになり、実用的なバッテリーチェッカ
ーとはなり得ない。

次に、これら物理量の製造バラツキにつし・では、ＭＯ
ＳＦＥＴのしきい値電圧■１１１は±０．２Ｖ程度度の
バラツキがあり、このバラツキは温度変化よりも大きく
なる。従って、」二連のバッテリ・チェッカをｖｌｈ　
を利用してＩＣ（集積回路）化した場合基準電圧補正の
ための外部部品と接続ピン（端子）のみならず、ＩＣ製
造後の調整の手間が必要となる。

また半導体ＲＡＭ等、ＭＯ８ＦＥＴ集積回路において、
基板（バック・ゲート）に逆バイアス電圧を印加して、
ＦＥＴのしきい値電圧を制御したい場合、温度依存性お
よび製造バラツキに依存しなし・基準電圧源が必要であ
り、しかも集積化が可能であることが必要であるが、上
述の■２やＶｔｈでは同様な理由で採用が難しい。また
、ツェナ電７圧■２は低い電圧では３Ｖ程度が限度であ
り、３■以下の低電圧範囲で使用する基準電圧と１−で
は不適当であり、又、ツェナ電圧及びダイオードの順方
向降下電圧を基準電圧として使用するのには、数ｍＡ〜
数十ｍＡ程度の電流を流す必要があり、低消費電力化と
いう点でも不適当である。

以上の説明から明らかなようにＶｔｈ　、　ｖ　、およ
・びＶＺを利用した従来の基準電圧発生装置は、温度特
性、製造バラツキ、消費電力および電圧レベル等を考え
れば、必ずしもあらゆる用途に適合するものではなく、
極めて厳しい特性が要求される用途に対しては実用化や
量産化を断念せねばならなくなるケースがしばしばであ
った。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的だ限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。

なお、電圧調整回路としては、例えば特開昭４８−６３
２５７号公報に示されているものが公知である。

本発明の目的は従来にはみられない全く新しい考えに基
すいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることにある。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

以下余白 本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
°って製造することが可能な基準電工発生装置を含む集
積回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高見・基準電圧発生装
置を含む集積回路化された電子回路装置を提供すること
である。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電ｒＩＥ（１，１Ｖ
以下）を得ることができる基準電圧発生装置を提供する
ことである。

本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１．５■の酸化銀電池や１．３Ｖの水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的はバック・バイアスの印加されたＩＧ
ＦＥＴのしきい値電圧を製造バラツキや温度変化に依存
しないほぼ一定の電圧に維持でき、もって製造歩留りを
向−ヒできるＩ　Ｇ　Ｆ　Ｅ　Ｔ集積回路を提供するこ
とである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（ＣＭＯ８ＩＣ）やＮチャンネルＭＯ８Ｉ
ＣやＰチャンネルＭＯ８ＩＣとコンパチブルな基準電圧
発生装置とその製造方法を提供することである。

本発明は半導体や金属の物性の原点にたちがえり、特に
エネルギーギャップ８ｇ１仕事関数φ、フェルミ準位Ｅ
ｆ等に着眼して成されたものである。

即ち、半導体がエネルギー・ギャップＥ　ドｇゝ ナー、アクセプタおよびフェルミ準位等の各種準位を持
つことは周知であるが、これら半導体の物性、特にエネ
ルギー・ギャップＥｇやフェノベ準位Ｅｆに着目した基
準電圧発生装置は、半導体が発見されて以来広範囲の分
野に目覚ましい発展を遂げた現在に至るまで、いまだ例
をみない。

結果論で言うと、本発明者らはこのエネルギー・ギヤツ
ブ８ｇ、仕事関数φ、フェルミ準位Ｅｆ等を基準電圧源
に利用することを考え、その実現に成功した。エネルギ
ー・ギャップＥ　、フ上ルミ準位Ｅ７等を基準電圧源に
使用すること自体は決して難しい理論ではなく、その結
果はたやすく理解、納得できるところであろう。しかし
ながら、もはや浅い歴史ではなくなったこの半導体工業
の分野において、半導体（物性の原点にたちかえり、本
発明者らがもたらした前人未到と信じられるこの成功例
は独創的がつ画期的なものであり、今後の電子回路や半
導体工業の一層の発展に大きく寄与できるものと期待さ
れる。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてほぼ同じ条件で製造され
るので、両者の■ｔｈの差はほぼＰ型シリコン、Ｎ型シ
リコン、１型（真性半導体）シリコンのフェルミ準位の
差に等しくなる。Ｐ型、Ｎ型ゲート電極には飽和濃度付
近にそれぞれの不純物がドープされ、この差はシリコン
のエネルギー・ギャップＥ　（約１．　Ｉ　Ｖ　）もし
くハＥ　ｇ／２　（０，５５Ｖ　）　［ホぼ等Ｌ　＜　
す’）、これが基準電圧源として利用される。

このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルギー・バ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開していく半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥ２を有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャップＥ３を持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出〜　発し
て成されたものであるので、本発明の詳細な説明はまず
は半導体の物性を引き合いにして本発明の原理的なとこ
ろから始める。なお、半導体の物性については、多（の
文献でかなり丁寧に説明されているので、以下その文献
の−っであるＳ・Ｍ−８ＺＥ著、”ｐｈｙｓｉｃｓ　ｏ
ｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ　”、
１９６９年Ｊｏｈｎ　Ｗｉ　ｌｅｙ　＆、５ｏｎｓ社発
行、特にＣｈａｐｔｅｒ　２″Ｐｈｙｓｉｃｓ　ａｎｄ
　Ｐｒｏｐｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒｓ　−Ａ、　Ｒｅｓｕｍｅ”１１頁〜６５頁の助け
を借りて簡単に説明する。

エネルギー・ギャップＥｇの応用 半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）の非化合
物半導体とガリュウム・ひ素（ＧａＡｓ）化合物半導体
である。これらのエネルギー・ギャップＥ２と温度との
関係は前述の著書２４頁で説明されており、これを第１
図に再掲する。

第１図から理解されるように、Ｇｅ、ＳｉおよびＧａＡ
ｓのＥｇは常温（３００’Ｋ）で、それぞれ、０．８０
（ｅＶ）、１．１２（ｅＶ）および１．４３（ｅＶ）で
ある。またその温度依存性は、それぞれ、０．３９　（
ｍｅＶ／’Ｋ）、０．２４　（ｍｅＶ／’Ｋ　）および
０．４３　（ｍｅＶ／’Ｋ）である。従って、これらの
エネルギー・ギャップＥｇに相当する或いはそれに近い
値の電圧を取り出すことによって、前述したＰＮ接合ダ
イオードの順方向電圧降下■２やＩＧＦＥＴのしきい値
電圧■ｔｈが持つ温度依存性より１桁も小さい温度依存
性を持つ基準電圧発生装置が得られる。さらに、得られ
る電圧は半導体固有のエネルギー・ギャップＥｇで決ま
り、例えばＳｉでは常温で約１．１２（Ｖ）と他の要因
とははぼ無関係に定められ、製造条件等のバラツキに左
右されにくい基準電圧を得ることが可能である。

では、この半導体のエネルギー・ギャップＥ８に相当す
る電圧はいかなる原理に基すいて取り出すことができる
か、その−例を説明する。

半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー準位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎ型およびＰ型半導体
のフェルミ・エネルギーの位置するところが、真性半導
体のフェルミ・エネルギー準位Ｅｉを基準にして、それ
ぞれ伝導帯および価電子帯に向けて２分されるという物
性である。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体のフェルミ準位Ｅｉ
から一層離れる傾向で、Ｐ型半導体のフェルミ準位Ｅｆ
、は価電子帯の最上限準位Ｅｖに近づき、Ｎ型半導体の
フェルミ準位”ｆｎは伝導帯の最下限準位Ｅ。に近づき
、両フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）をとれば、こ
れは半導体の持つエネルギー・ギャップＥｇにより近づ
くことになり、その温度依存性もエネルギー・ギャップ
Ｅ３のそれに近くなる。また、Ｐ型半導体と真性半導体
、およびＮ型半導体と真性半導体のフェルミ準位の差（
Ｅｆｎ−Ｅｉ）、（Ｅｉ−Ｅｆ、）についても同様であ
るが、この場合絶対値はＥｇ／２に近づく。以下真性半
導体との差についてはＰ型とＮ型の差の半分になるとい
うことで、説明を省略する。詳しくは後述と するが不純物濃度が高ければ高い程（Ｅｆｎ−Ｅｆｐ）
の温度依存性は小さくなり、飽和濃度にできるだけ近い
濃度にすることが好ましい。

フェルミ準位Ｅｆｎ、Ｅｆｐはドナーおよびアクセプタ
ー不純物の濃度だけでなく、ドナーおよびアクセプター
準位ＥｄおよびＥ＆にも関係し、この準位Ｅｄ　、Ｅａ
は不純物材料によって異なる。準位Ｅ、およびＥａがそ
れぞれ伝導帯および価電子帯に近い程、フェルミ準位Ｅ
ｆｄおよびＥｆａもそれぞれに近づく。言い換えれば、
ドナーおよびアクセプターの不純物準位Ｅｄ　、Ｅｆが
浅い程、フェルミ準位の差（Ｅｆｎ　”’ｆｐ）は半導
体のエネルギー・ギャップＥｇに近くなる。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｆが真性半導体のフェルミ・レベルＥｉに近い程、す
なわち深い程フェルミ準位の差（Ｅｆｎ−Ｅｆ、　）は
半導体のエネルギー・ギャップＥｇからより離れる。し
かしながら、このことは必ずしも温度依存性が悪くなる
ことを意味しているのではなく、フェルミ準位の差（Ｅ
ｆｎ−Ｅｆｐ）の絶対値が小さくなることを意味してい
る。従って、フェルミ準位の差（”ｆｎ−Ｅｆｐ）や仕
事関数の差は、半導体材料および不純物材料等の材料固
有のものであり、別の見方をすれば半導体のエネルギー
・ギャップＥｇとカテゴリを異にした、ギャップＥｇと
並ぶ基準電圧源と成り得る。すなわち、フにルミ準位の
差（Ｅｆｎ−Ｅｆ、）は、それ自体で、ＰＮ接合の順方
向電圧降下■ＦやＩＧＦＥＴのしきい値電圧Ｖｔｈより
も温度依存性が小さく、また製造バラツキに左右されに
くい基準電圧源となり得、浅いドナーおよびアクセプタ
準位Ｅｄ、Ｅｆを示す不純物材料を使用してフェルミ準
位の差（Ｅｆｎ−Ｅｆ、）を取り出すことが、半導体の
エネルギー・ギャップＥｇにほぼ近い値の電圧を取り出
す一つの方法となり得る訳である。一方、得られる電圧
値の設定に関して言えば、半導体のエネルギー・ギャッ
プに相当するだけの比較的大きい基準電圧を得ることを
目的とする場合には、浅（・準位を示す不純物を使用し
、比較的小さい基準電圧を得ることを目的とする場合に
は深い準位を示す不純物を使用すれば良い。

不純物材料の選択の具体例 フェルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
。、ドナー濃度Ｎｄ、アクセプタ濃度Ｎａおよび温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先立ち、Ｇｅ　、　Ｓ　ｉお
よびＧａＡｓ半導体に対して各不純物がどのような準位
を示すかを理解し、本発明ではそれらの不純物をいかに
利用するかを理解するために、前述の文献第３０頁のデ
ータを第４図として再掲し、説明を加える。

第３図（ａ）　、　（ｂ）および（ｃ）は、それぞれ、
Ｇ　ｅ　＋ＳｉおよびＧａＡｓに対する各種不純物のエ
ネルギー分布を示す図であり、各図における数字は、破
線で表わされたギャップの中心Ｅｉから上側に位置する
準位については伝導帯の最下限準位Ｅ。からのエネルギ
ー差（Ｅｃ−Ｅｄ）を示し、下側に位置する準位につい
ては価電子帯の最下限準位Ｅｖからのエネルギー差（Ｅ
ａ−Ｅｖ）を示し、その単位はいずれも（ｅＶ）である
。

従って、同図において小さい数値で示された不純物材料
はその準位が伝導帯の最下限準位Ｅｃ若しくは価電子帯
の最上限準位Ｅｖに近いことを表わしており　エネルギ
ー・ギャップＥｇに近い電↑ 圧を得る不純物としてふされしい。例えば現在量もひん
ばんに使用されているＳｔに対しては、Ｌｉ　＊Ｓｂ　
、ＰｓＡｓおよびＢｉのドナー不純物およびＢ、Ａｎお
よびＧａのアクセプター不純物の示す準位差（Ｅｏ−Ｅ
ｄ）、（Ｅａ−Ｅｖ）が最も小さく、それぞれの準位差
はいずれもＳｉのエネルギー・ギャップＥ８の約６％以
下である。

これらの不純物を使用したＮ型ＳｉおよびＰ型Ｓｉのフ
ェルミ準位の差（ＥｆｄＥｆａ）は、０°Ｋからの温度
変化を無視すれば、Ｓｉのエネルギー・ギャップＥｇの
約９４％〜９７％となり、はぼＥｇに等しい値となる。

また、上記不純物の次に小さい準位差ｃＥｃ−Ｅｄ）ｌ
　（Ｅａ−Ｅｖ）を示すドナー不純物はＳ（Ｅｇの約１
６％）で、アクセプター不純物はＩｎ（Ｅｇの約１４％
）であり、各不純物を使用したＮ型ＳｉおよびＰ型Ｓｉ
のフェルミ準位の差（Ｅｆｄ−Ｅｆａ）は００Ｋにおい
て約０．８５Ｋｇとなり、Ｓｉのエネルギー・ギャップ
Ｅｇとのずれは約１５％にも及び、上述の不純物に対し
てずれは極端に開くことが判る。

従って、Ｓｉのエネルギー・ギャップＥｇにほぼ等しい
電圧を得るためのＰ型およびＮ型Ｓｉの不純物材料とし
ては、Ｌ　ｉ＋　Ｓ　ｂ　＋　Ｐ　＊　Ａ’ｓおよびＢ
ｉのグループから選択された１つのドナー不純物および
Ｂ、Ａ−ｇおよびＧａのグループから選択された１つの
アクセプター不純物が好適であり。

その他の不純物はＳｉのエネルギー・ギャップ。

Ｅ　よりかなり小さい電圧を得る目的に好適であろう。

次に、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）につ℃・て
、第２図を参照して物性的な説明をする。第２図は半導
体のエネルギー準位を示す図であり、同図（ａ）および
（ｂ）はそ′れぞれＮ型半導体のエネルギー準位モデル
とその温度特性を示し、同図（ｃｌおよび（（至）はそ
れぞれＰ型半導体のエネルギー準位モデルとその温度特
性を示している。

品道仕巾のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのベアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ　・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ２Ｗ？？！＊ ３／２ ゞ・−２（）ＫＴ） ｈ；ブランク定数、ｍ℃電子の有効質量これより、 となり、 となる。

ここで、フェルミ・準位は、Ｅｏに接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。

この式の示すところは温度が低い時はもちろん、フェル
ミ準位は伝導帯の下端とドナー準位の中間に位置し、温
度の依存性は、ＥＣの温度特性にほぼ等しくなる。

以下余白 但し、温度が十分高くなった場合には、価電子帯から励
起された電子とホールのペアーがら多数となり、不純物
の影響は少なくなり、フェルミ・準位は真性半導体の準
位Ｅ１に近ずく。以上の関係を示したものが、第２図（
ｂ）である。

第２図（Ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は、
低電子帯の上端とアクセプター準位の中間にほぼ位置１
〜温度が高くなると真性半導体のフェルミ・準位に近づ
いて℃・く。

この関係を示したものが第２図（ｄ）である。

関係−具体例 フェルミ準位Ｅｆｐ、Ｅｆｎの温度依存性と不純物濃度
との関係について物性的な説明をしたが、次に、現在最
も多く実用されているＳｉ半導体を具体例として、前述
の著書３７頁のデー夕を参考にして、実用化する際のフ
ェルミ準位の差（Ｅｆｎ−Ｅｆｐ）とその温度依存性に
ついて説明する。

第３図にそのデータを再掲する。

通常のＳｉ半導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボロンＢ、リンＰが使用され、そ
の不純物濃度の高いところでは１０２°（ａｔｏｍｓ　
／　Ｃｍ３）であるが、不純物濃度をそれより２桁低い
１０１８（ａｔｏｍｓ／ｃｍ３）としても、第３図から
読み取れるように、Ｎ型半導体とＰ型半導体のツールミ
・準位の差（Ｅｆ、−Ｅｆｐ）は、３００’Ｋにおいて
０．５−（−０，５）−１，０（ｅＶ）であり、同温度
でのエネルギーギャップＥ　ｇ　Ｚ　１．１　ｅ　Ｖに
比較的近い値となる。温度に対する変化は２００’Ｋか
も４００″′Ｋ（−７０ｃ〜１３ｏｃ）の範囲で、約１
．０４（ｅＶ）から０．８６（ｅＶ）の変化で、変化率
は、０．９（ｍＶ／ｃ）である。これは先に述べたＩＧ
ＦＥＴのしき（・値電圧Ｖｔｈ及び、ダイオードの順方
向降下電圧ＶＦの温度に対する変化率が２〜３　ｍ　Ｖ
　／　Ｃであるのに対し約１／３の小さい値である。

不純物濃度が１０２０ｃｍ−３以上であればシリコン・
エネルギーギャップ（Ｅｇ）Ｓ　ｉ＝１．１　（Ｖ）Ｉ
Ｃほぼ等しくなり、温度の変化率は約０．２ｍＶ／ｌ：
”となり、十分小さい値となる。

従って、不純物濃度は約Ｉ　Ｑ　ｌ　８　ｃｍ−３以上
であれば少（とも従来より１／２〜１／３に小さくされ
た温度依存性を得ることができ、更に好ましくは１０２
０ｃｍ−５以上（約１／１０に改善）、更に最も好まし
くは飽和濃度である。

フェルミ準位の差の取り出し原理と実例では、このフェ
ルミ準位の差（Ｅｆｎ−Ｅｆｐ）。

（Ｅｆｏ−Ｅｌ）、（Ｅｉ−Ｅｆｐ）に相当する電圧は
いかなる原理に基すいて取り出すことができるのか、そ
の−例は、同一半導体基体表面に形成された導電型の異
なる半導体ゲート電極を有する２つのＭＯＳＦＥＴのし
きい値電圧Ｖｔｈの差を利用することである。以下その
具体例を説明する。

第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ十型半導体をゲート電極とし
たＭＯ８）ランジスタをＰ＋ゲグーＭＯ８，Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタをＮ＋ゲグー
ＭＯ８ｉＯ８溝体なゲート電極としたＭＯＳトランジス
タを菫ゲートＭＯ８と言うこととする。同図において左
半分はＰ＋、ＩおよびＮ＋ゲグーＰチャンネルＭＯ８）
ランジスタであり、右半分はＮ＋、１およびＰ＋ゲート
ＮチャンネルＭＯＳトランジスタである。

第５図のＭＯＳ　Ｆ　Ｅ　Ｔ　（Ｑｌ）〜（Ｑ３　）。

（Ｑ４　）〜（Ｑ６　）の相互のしきい値電圧の差は下
表のようになる。

表 第６図（ａ）　、　（ｂ）ないし第１１図（ａ）　、　
（ｂ）は、実際に回路構造上使用される平面パターンと
平面パターンのＡ−Ａ部断面とを、Ｐ＋ゲート、■ゲー
ト。

Ｎゲートの各Ｐ−チャンネルおよびＮチャンネルＭＯＳ
トランジスタを断面構造と合せて、表わしたものである
。

上記各図において、ソースおよびドレインのＰ型頭域は
多結晶Ｓｉをマスクとして、不純物の拡散によって形成
される。Ｐ型不純物及びＮ型不純物を選択拡散するため
のマスクと上記ソースおよびドレイン領域とのマスク合
せの余裕をとるためにゲート電極のソース及び、ドレイ
ンに接した両端部には、Ｐ＋ゲグーＭＯ８，Ｎ＋ゲグー
ＭＯ８の両者ともソース及びドレイン領域と同じ不純物
が拡散される。例えばＰチャンネルＭＯ８ではＰ型不純
物である硼素が拡散される。ゲート電極の中央には、Ｐ
＋ゲグーＭＯ８はＰ型不純物が、Ｎ＋ゲグーＭＯ８はＮ
型不純物が拡散される。

上記第６図、第７図及び第８図は各々ＰチャンネルのＰ
＋ゲート、ｉゲート、Ｎ＋ゲグーＭＯ８の平面図と断面
図を表わしており、第９図、第１０図及び、第１１図は
各々ＮチャンネルのＮ＋ゲグー、ｌグー）Ｎ＋ゲグーＭ
Ｏ８の平面図と断面図を表わしている。

第６図〜第１１図において、セルフ・アラインのために
とったゲートのソース及びドレイン領域と同じ不純物拡
散領域が、マスクの合わせの誤差により、製造時におい
て、左右（ソース側あるいはドレイン側）の一方に片寄
ったことによるＭＯＳトランジスタの実効的なチャンネ
ル長のずれ（変化）が極力少な（なるように、ソース領
域とドレイン領域の列を交互に配置し、かつ全体的に左
半分と右半分がチャンネル方向に対して線対称となるよ
うに配置される。従って、マスク合わせのチャンネル方
向に対する（左右）のズレが各列のＦＥＴの実効チャン
ネル長に変化を及ぼしても、並列に接続された各列のＰ
＋ゲグーＭＯ８ｉゲートグー８．及びＮ＋ゲグーＭＯ８
の平均的な実効チャンネル長は、全体的にズレが相殺さ
れほぼ一定となる。

第１２図は、通常のシリコングー）ＣＭＯ８製造プロセ
スにおいて、いかにしてＰ　ゲートＭＯ８及びＮ＋ゲグ
ーＭＯ８が構成されるかを示したものである。

第１２図（ａ）において、１０１は比抵抗１Ωｃｍ〜８
ΩｃｍのＮ型シリコン半導体で、その上に熱酸化膜１０
２を４０００Ａ〜１６０００＾程度に成長させ、ホトエ
ツチング技術により、選択的に拡散のための窓をあける
。Ｐ型不純物となるボロンを５０ＫｅＶ　〜２００Ｋｅ
Ｖ　のエネルギーで１０１′−１０”’　Ｃｍ−２程度
の量でイオン打込みを行〜・、その後８時〜２０時間程
扉熱拡散してＮチャンネルＭＯＳトランジスタの基板で
あるＰ−ウェル１０３を形成する。

同図（ｂ）において、熱酸化膜１０２を除去し、熱酸化
膜１０４を１μｍ〜２μｍ程形成しＭＯＳトランジスタ
のソース、ドレインおよびゲートとなる領域をエツチン
グにより除去する。その後３００＾〜１５００Ａ程度の
ゲート酸化膜１０５を形成する。その上に多結晶５ｉ１
０６を２０００Ａ〜６０００＾程成長させ、ＭＯＳ）ラ
ンシスタのゲート部を残してエツチングにより除去、す
る。

同図（ｃ）において、気相成長により酸化膜１０７を形
成し、Ｐ型不純物を拡散する領域なホトエツチング技術
により除去する。その後、１０２０〜ｌ　Ｑ　２１　Ｃ
ｚ−８程の高濃度のＰ型不純物となるボロンを拡散し、
ＰチャンネルＭＯＳトランジスターのンニス、ドレイン
領域１０８を形成し、同時にＰ型半導体のゲート電極を
形成する。

同図（ｄ）において、先と同様に気相成長により酸化膜
１０９を形成し、Ｎ型不純物を拡散する領域をホトエツ
チング技術により除去する。その後、１０２０〜１０２
１ｃｍ−３程度の高濃度のＮ型不純物となるリンを拡散
し、ＮチャンネルＭＯＳ）ランシスターのソース、ドレ
イン領域１１０を形成し、同時にＮ型半導体のゲート電
極を形成する。

次に、酸化膜１０９を除去し、気相成長により４０００
Ａ〜８０００Ａ程度の酸化膜を形成し、電極取り出し部
をホトエツチング技術により除去する。その後、金属（
Ａｌを蒸着し、ホト・エツチング技術により電極配線部
分を形成する。

次に、気相成長により１μｍ〜２μｍの酸化膜で覆う。

ここで、第１２図（ｄ）においてＱ３　、Ｑ、は一般の
ＣＭＯＳインバータを構成するＭＯＳであり、′Ｑ日Ｑ
２は基準電圧発生のためのＰ＋ゲート、゛Ｎ＋ゲーグー
Ｏ８である。

第１′３図（ａ）ないしくｄ）は、Ｐチャンネル型のＰ
＋ゲートＭＯＳとｉゲート開Ｏ８の製造プロセスにおけ
る断面を示している。この例では同図（Ｃ）までは第１
２図（Ｃ）までと同じであるが、同図（ｄ）におＸ、１
てＭＯ８ＦＥＴＱ２のゲート上の酸化膜１０９６を除去
しないでＮ型不純物を拡散する。

第１４図（ａ）ないしくｄ）はＮチャンネル型のＰ　ケ
ートＭＯ８とＮ＋ゲグーＭＯ８の製造プロセスにおける
断面を示している。

第１５図（ａ）ないしくｄ）はＮ％ヤンネル型のＮ＋ゲ
グーＭｏｓ、ｉゲート開Ｏ８の製造プロセスにおける断
面を示している。

次に、ゲート電極として半導体を用いたＭＯＳトランジ
スタのしきい値電圧について、第１６図に従って説明す
る。まずＰ＋ゲートＭＯＳの場合については、第１６図
（ａ）のエネルギーノくンド図よｑ 十ｑＸ＋−一−ｑφＢ φＳ であることが示される。

但しここで　Ｖ。　；半導体基板と、ゲート電極（Ｐ千
手導体）との電位差 ＸＩ電子親和力、Ｅｇ　＋エネル ギーギヤ２タブ φｓ　＋Ｎ型半導体基板の表面ポテ ンシャル φＦｐ　ｌ真性半導体のフェルミ・ポ テンシャルを基準としたＰ 型半導体のフェルミ・ポテ −ラ“シー十フシ プシー φＦ＋Ｐ＋半導体のフェルミ・ポテ ンシャルを基準としたＮ型半 導体基板のフェルミ・ポテン シャル ｑ　１電子の単位電荷 Ｖｏ　ｇ絶縁物に加わる電位差 ＥＣ−貫伝導帯のエネルギー準位の下 限 Ｅｖｓ価電子帯のエネルギー準位の 上限 ＥＩ　Ｉ真性半導体のフェルミ・準位 （方式において、ゲート電極の仕事関数をポテンシャル
で表わしてφ□、＋とじ、又半導体の仕事関数を同様に
φ８Ｉとすると であるから、 Ｖｏ＝−Ｖ、＋φＭ−φｓＩ−φ８　・・・・・・川・
・・・・・・・・（１０）となる。

また第１６図（ｂ）の電荷の関係より −ＣＯＸ　・Ｖｏ　＋Ｑ３ｓ＋Ｑ１　＋ＱＢ　＝Ｏ”・
・”０υである。ここで ＣＯＸ　＋単位面積当り、絶縁物の容 量 Ｑｓｓ　＋絶縁物中の固定電荷 ＱＢ　！半導体基板中不純物のイオ ン化による固定電荷 Ｑｉ　＋チャンネルとして形成され たキャリア （１０）　、　（Ｉυより −ＣＯＸ（−Ｖｃ＋φＭＰ＋−φ８〜φｓｒｆ　）　−
山−・Ｑ２）＋Ｑｓ　ｓ　＋Ｑｉ　＋ＱＢ　＝　０　川
・・・・・出・・・・・・・０２）となる。

チャンネルＱ１ができるときのゲート電圧Ｖ。

が、しきい値電圧であるから、Ｐ＋ゲグーＭＯＳしきい
値電圧をｖｔ　ｈｐ＋とすると この時φ８＝２φ、である。

以下同様にして、Ｎ＋ゲグーＭＯＳトランジスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で ｑ φＭＮ＋＝ｘ＋−−＋　φＦＮ＋　・・・・・・・・・
・・・・・・・・・・・・αａｑ である。従ってそのしきい値電圧ＶｔｈＮ＋はここでφ
８＝２φ２ となる。

これよりＰ＋ゲグー−ＭＯＳとＮ＋ゲグーＭＯ８のしき
い値！圧の差ｖｔｌ、ｐ”　−■ｔｈＮ＋ハ、■ｔｈｌ
）”　’ｔｈＮ４−＝φＭＰ十−φ關＋２φＦＰ＋−φ
ＦＮ＋　０ｌ−−−−−（１６）となり、ゲート電極を
構成している半導体のフェルミ・ポテンシャルの差にな
る。これは第１６図において（ａ）　、　（Ｃ）を比較
して、同じ電荷分布になる時のゲート電圧が、ゲート電
極の仕事関数差であり、フェルミ・準位の差になってい
ることで容易に理解できる。

以上により、Ｐ＋ゲグーＭＯ８とＮ＋ゲグーＭＯ８のし
きい値電圧の差として、エネルギー、ギャップＥｇにほ
ぼ等しい電圧を取り出すことができるということが分っ
たが、その他の方法として、真性半導体をゲート電極と
したＭＯＳ（ｉゲートＭＯ８と以下記す）のしきい値電
圧とＰ＋ゲグーＭＯ８あるいはＮ＋ゲグーＭＯＳのしき
い値電圧との差によっても、エネルギー・ギャップＥｇ
の電圧を取り出すとことができる。

１ゲ一トＭＯ８のしきい値電圧を■ｔｂｉ　とすると、
真性半導体のフェルミ準位は０であるから（真性半導体
のフェルミ準位を基準としているため）ｉゲート酸化膜
とＰ＋ゲグーＭＯ８’のしきい値電圧の差は であり、１ゲ一トＭＯ８とＮ＋ゲグーＭＯ８のしきい値
電圧の差は となり、ちょうどエネルギーギャップＥｇの半分の電圧
になることが容易に分る。

この１ゲ一トＭＯ８とＰ＋ゲートあるいはＮ＋ゲグーＭ
Ｏ８のしきい値電圧の差によって得られる電圧は約０．
５５Ｖと低い基準電圧源と適すること、また後述するよ
うにＣＭＯＳの製造工程だけでなく、ゲート電極への不
純物のドープ工程は１回でできるのでシングル・チャネ
ルのＭＯＳの製造工程でも容易に高精度の基準電圧源が
得られるということで非常に有用である。

次にＮチャネンネルＭＯ３半導体集積回路でのプロセス
を第１７図（ａ）〜（ｅ）に示した断面を用いて説明す
る。

（１）比抵抗８〜２０Ωｃｍを有する半導体基板１’０
１を用意し、この基板表面に厚さ１μｍの熱酸化膜１０
３を形成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）シかる後、露出した半導体基板表面に厚さ７５０
〜１０００Ａのゲート酸化膜（ＳｊＯ２）１０３を形成
する（第１７図ａ） （４）多結晶シリコン層と直接コンタクトを取るべき部
分のゲート酸化膜１０３を選択的にエツチングし、ダイ
レクトコンタクト穴１０３ａを形成する。（第１７図ｂ
） （５）酸化膜１０２．ゲート酸化膜１ｏ３．コンタクト
穴１０３ａを有する半導体基板１０１主表面全体にシリ
コンをＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄ
ｅ−ｐｏｓｉｔｉｏｎ　）法によりデポジットし、厚さ
３０００〜５００’ＯＡの多結晶シリコン層を形成する
。

（６）多結晶シリコン層１０４を選択的にエツチングす
る。（第１７図Ｃ） （７）半導体基板１０１主表面全体にＣＶＤ法によりＣ
Ｖ　Ｄ　Ｓ　ｉ０２膜を２０００〜３０００Ａの厚さに
デポジットする。

（８）メモリセル負荷抵抗等の高抵抗部分および、真性
準位ゲート部１０４ａの多結晶シリコン層上のみ上記Ｃ
Ｖ’Ｄ　＝　Ｓ　ｉ０２膜１０５を選択的に残す。

（第１７図ｄ） （９）多結晶シリコン層をマスクとして半導体基板１０
１内にリンを拡散し、不純物濃度１０”　ａｔｏｍｓ／
Ｃｍ′のソース領域およびドレイン領域１０６を形成す
る。この時多結晶シリコン層内にも不純物が導入されて
、ゲート電極１０４ｂ、ダイレクトコンタクト１０４ｃ
および多結晶シリコン配線部１０４ｄを形成する。（第
１７図ｄ） ００）半導体基板１０１主表面全体にＰ　Ｓ　Ｇ　（Ｐ
ｈｏｓｐｈ。

５ｉｌｉｃａｔｅ　Ｇｌａｓｓ　）膜１０７を７０００
〜９０００Ａの厚さに形成する。

（１υ　しかる後、Ａｐを単導体基板１０１主表面に（
１２１上記Ａａ膜を選択的にエツチングし、配線領域１
０８を形成する。（第１７図ｅ） 以下に説明する回路は一ト述したフェルミ準位の差（Ｅ
ｆｎ−Ｅｆｐ）（Ｅｆ、−Ｅｌ）、（Ｅｌ−Ｅｌｐ）を
取り出すための一方法となり得るが、その他一般的に、
異なる■ｔ１．を持つＦＥＴのＶ−ｔｔ＋の差に基ず（
電圧を基準電圧として利用する基準電圧発生装置として
応用できる。

第１８図の）は、ＭＯＳ）ランジスタのしきい値電圧に
対応する電圧を発生する回路である。Ｔ１＋Ｔ２はドレ
インとゲートが集導に接続された、いわゆるＭＯＳダイ
オードを構成している。

■。は定電流源、Ｔ、、Ｔ２は異なるしきい値電圧■ｔ
ｈ１．■ｔｈ２　とほぼ等しい相互コンダクタンスβを
持つＭＯＳＦＥＴであり、各々のドレイン電圧をｖ、’
、ｖ２とすれば １Ｏ＝−β（Ｖ＋　Ｖｔｈｌ）２ ＝−β（ｖ２−ｖｔｈ２）２　・・・・・・・・・・・
・・・・（＋７１ｖ、　”＝Ｖｔｈ□＋ｆ【フ　・・　
０８）”２　＝Ｖｔｂ２＋　ｆ万　α９ となり、ドレイン電圧の差をとれば、しきい値電圧の差
を取り出すことができる。

定電流源として（工、十分大きな抵抗を使っても良く、
特性のそろったものであれば、拡散抵抗。

多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランジスタによる抵抗を使用することができる
。

この回路で一例としてＴ１　、Ｔ２として先に説明した
Ｎ＋ゲグーＭＯ８及びＰ＋ゲグーＭＯ’Ｓを使用すれば
、しきい値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ
型半導体のフェルミ・準位の差（Ｅｆｎ−Ｅｆｐ　）を
取り出すことができる。

第１９図および第２０図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。Ｔ１はしきい値
電圧■ｔｈｌ　ｐ　Ｔ２はしきい値電圧Ｖｔｈ２を持っ
ているとする。

抵抗Ｒ１がＴ１のインピーダンスに比較して十分大きく
、抵抗Ｒ２がＴ２のインピーダンスに比較して十分大き
い条件では Ｌ　Ｖ２＋ｖｔｈｔ　・・・・・・・・・・・・・・・
・・・（２３）Ｖ１÷Ｖｔｈ２　・・・・・・・・・・
・・・・・・・・（２４）ゆえに、■２＝＝■ｔｈ１−
Ｖｔ１，２　・・・・・・・・・・・・・・・・・・（
２つとなる。

第２１図（ａ）は、容量の両端子にしきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第２１図（ｂ）はその動作タイミ
ングを表わしたものである。クロックパルスφ１により
Ｔ、、Ｔ、をオンさせて容量ＣユにＴエ　、Ｔ２のしき
い値電圧Ｖｔｈｌ　＋　■ｔｈ２の差電圧をチャージす
る。

φ、が切れた後、クロックφ２によりＴ３をオンさせ、
自のノード■を接地する。この時Ｃ１にはしきい値電圧
の差電圧が保持されているから、ノード■にはその電位
をそのままでる。後に述べるような電圧検出回路に使用
する場合には、この時のノード■の電位をそのまま基準
電圧として使用することもできる。が、より一般的な形
で使用できるためには、クロックφ２が入っている時間
内にクロックφ３によってトランス・ミッションゲート
Ｔ６　、Ｔ、をオンさせて、容量Ｃ２にその電位をとり
込み、演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるボルテージ・フォロワで受ければ、その
出力として、十分内部インピーダンスの低い状態で、Ｔ
、、Ｔ２のしきい値電圧の差が基準電圧として得られる
。

第２２図は同様に容量Ｃ２を利用した基準電圧発生装置
である。クロックφ、によりＴ８をオンさせる。この時
Ｔ、はクロックφ２によりオフ状態である。ノード■の
電位はノード■の電位よりＴ１のしきい値電圧■ｔｈ１
だけ下がり、ノード■ゝの電位はノード■の電位よりＴ
２のしきい値電圧Ｖｔｈ２だけ下がり、容量Ｃの両端に
は両者の差電圧がチャージされる。次にφ、によりＴ８
をオフし、φ２によりＴ、をオンさせるとノード■にし
きい値電圧の差電圧が得られる。

第２３図は、第２１図の回路で使用される演算増幅器を
示したものである。Ｔ１　、Ｔ２は差動増幅回路を構成
している差動対であり、Ｔ、、Ｔ。

はその能動負荷である。Ｔ７は、Ｔ３　、Ｔ４によるバ
イアス回路と共に定電流回路を構成している。

Ｔ８　、Ｔ７はＴ、を定電流源負荷とするレベル・変換
兼出力バッファー回路である。図ではＣ−ＭＯＳでの回
路構成例を示したが、シングル・チャネルＭＯ８でも構
成できることは言うまでもない。

第２４図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランジスタＴ１　、Ｔ２は各々異なるしきい値電圧
ｖｔｈ１．■ｔｈ２を持っており、それ以外の特性は等
しいものとする。また入力側に表われた（−）　、　（
＋）の記号は各々、出力に対して逆相、同相となること
を意味するものである。

Ｔｌの入力をＶ、、Ｔ２の入力をｖ２とすれば、”　−
■ｔｈｌ　＝Ｖ’２ＶＨ，ｚつまりＶＩ　Ｖ２　＝Ｖｔ
ｈｌ　−ｖｔｂ２　・・・・・・・・・・・・・・・・
・・（２６）の条件を境として、出力レベルが変化する
。

演算増幅器はしきい値電圧の差電圧分の入力オフ・セッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ・セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
２４図に示すように、（−）入力端子に出力を接続しく
＋）入力端子を接地すれば、出力ｏｕｔにはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためには、Ｔ２はデプレッショ／倚−ドであることが必
要である。例えばＴ１にＰ＋ゲグーＭＯＳ、Ｔ２にＮ＋
ダグ−ＭＯＳを使用する場合には、両方のＭＯＳＦＥＴ
のチャンネル部に同一の条件でイオン打込みを行って、
ディプレッション型とすれば良い。

第２５図は、第２４図における演算増幅器を使って、基
準電圧を任意に設定できるようにしたものである。出力
を分圧手段Ｒ５、Ｒ６を通して（−）入力に帰還させれ
ば、その分圧比をｒとすれば、出力電圧Ｖ。は となる。分圧手段ＲＲ，Ｒ，は線形抵抗が望ましいが、
許容できる程度に十分に特性のそろった抵抗であれば何
でもよい。

第２４図、２５図の回路はディプレッション型ＭＯ８を
使用するのが前提であるのに対し、第２６図、第２７図
の回路は工／へ／スメント型ＭＯ８でも動作可能なよう
にしたものである。もちろん、ディプレッジ目ン型であ
っても差しつかえない。

第２６図の例は、第２４図の例と同様出方を（へ）入力
に直接帰還させたもので、出力Ｖ。は、電源電圧なＶＤ
Ｄとすれば Ｖｏ　−ＶＤＤ　（Ｖｔｈｌ　−ｖｔｈｚ　）　・・・
・曲…曲Ｑ印となる。第２４．２５図の回路では差動対
の少なく典一方をディブレジョン・モードにする必要が
あり、ケー忍によっては製造工程数を増やさなければな
らないことがあるが、Ｖｔｈの差電圧を接地電位を基準
にして取り出すことができる。

逆に、第２６．２７図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重（みる
かによって決めれば良い。

第２７図の例は第２５図の例と同様分圧手段Ｒ７、Ｒ８
を通して出力を（−）入力に帰還させたもので、出力は −Ｖ’ｔｈｌ　Ｖｔｈ２ ■ｏ−ｖＤＤ−□　・・川・・・・・・山・四となる。

次に以上にのべた基準電圧発生装置の応用について、回
路、ＩＣチップの構造、等について説明する。

しきい値電圧の制御 ＭＯＳ集積回路において個所素子であるＭＯＳＦＥＴの
しきい値！圧（Ｖｊ）、　）　ハ、ＬＳＩの特性を決め
る重要なパラメータとなっている。このＶｔｈは、製造
プロセスによるバラツキ、温度による変化が大きく、Ｖ
ｔｈの制御がＭＯＳＬＳＩ製造上の難点となっている。

一方第２８図に例として示す、ＭＯＳメモリにおいては
、基板にバイアス電圧をかけ、寄生容量を減少させてい
る。このバイアス電圧を得るために、基板バイアス発生
回路を用いている。基板バイアス発生回路は、第２９図
で示す構成となっている。従来の基板バイアス発生回路
は発振部および波形整形部のみからなり、Ｖｔｈによる
フィードバンクがなされないのが一般的であった。この
ため、製造バラツキ、温度により発振周波数、波形整形
能力の差が生じ、安定なバックバイアス電圧ＶＢＢを得
られず、Ｖｔｈの変動も大きいものであった。

本発明では、この基板バイアス発生回路に、前述したゲ
ート電極の仕事関数差を用いたコンパレーターを使用し
、ｖｔｈを一定の電圧にコントロールする。

Ｖｔｈは、基板バイアスにより変化し、次の式で表わさ
れる。

Ｖｔｈ＝■ｔｈｏ＋Ｋ（２φＦ＋１ＶＢＢｌ　２φＦ）
ココテｖｔｈｏハ、ＶＢＢ＝ＯＶ　ノＶｔｈ、　Ｋ　Ｉ
ｔ’Ｌ基板効果定数、φ、はフェルミレベルを表わす。

このためＶｔｈは基板バイアスＶＢＢを変化させること
によりコントロール可能である。第２９図において、発
振回路部は、リングオンレータを使用している。この発
振回路は他の発振回路としてもよい。波形整形部は２つ
のＭＯＳダイオードＱｔ＋Ｑ２およびコンデンサＣ１よ
り成り、ＶＢＢの電荷をポンプ作用によりＧＮＤに引き
抜く作用をしている。このポンプ作用により、ＶＢＢは
負電圧に引かれていくがＩＶＢＢＩの最大電圧ＶＢＢＭ
は、このポンプ作用による引き抜き電圧と基板リーク電
流の安定した点で決定される。発振回路が動作している
かぎり、ＶＢＢはこの安定点ＶＢＢＭに保たれるが、発
振が停止すると、基板リーク電流により、基板の電荷は
リークしＧＮＤレベルに近づいていく。

ＶＢＢがＧＮＤレベルに近づくとＶｔｈは低下する。

第２９図のコンパレータ部は、前述したゲート電極の仕
事関数差を利用したものであり、Ｎチャンネルプロセス
での例を第３０図に示した。第３０図でＱｌは、真性レ
ベルゲートＭＯ８，Ｑ２はＮゲートＭＯＳを用いている
。またこれらはディプレッションタイプＭＯ８となって
いる。このため、：＋７ｚ＜ｌｚ−、によ−いヵ部い礒
−！！＝＝ｏ、ｓｓヤ。電圧が入力された時反転する。

第２９図のＶｔｈセンス部は一つの抵抗およびＭＯ８Ｆ
ＥＴＱ、より成る。

ここで抵抗はポリシリコン抵抗拡散層抵抗、ＭＯＳ抵抗
のいづれでもよいが、抵抗値は、Ｑ３のＶｔ　ｈが０．
５５Ｖとなった時、出力が０．５５Ｖとなるよう設定さ
れている。今ＶＢＢがＧＮＤレベルに近＜Ｑ３のｖｔｈ
　ＩＪ″−０，５５Ｖ以下の時には、コンノくレート部
−入力端子は０．４）５Ｖ以下となり、コンパレータの
出力は１”　となり発振回路は動作を続けている。ＶＢ
ＢがＶＢＢＭに近づきＶｔｈが上昇し、０５５■を越え
るとコンパレータ出力はＩＩ　ＯＩ＋となり、発振は停
止し、ＶＢＢはリークによりＧＮＤレベルに近づく。す
なわち、フィードバックループが形成され、この基板バ
イアス発生回路によりＶｔｈがコントロールされる。コ
ンパレート部で得られる電圧０．５５ｖは、エネルギー
ギャップの−となるため、前述した通り温度、製造バラ
ツキ、電源電圧に対し変化が少ないので、Ｖｔｈをきわ
めて精度よく制御することが可能となり、温度マージン
製造プロセスマージン、電源マージンの広いＭＯＳＬＳ
Ｉが得られる。また後述するように、フ弓セス的にも第
３２図で示すメモリセルにおいて高抵抗Ｒを得るプロセ
スと全く同一プロセスで真性レベルグー）ＭＯＳを得る
ことができるため、従来プロセスを用い容易に実現でき
る。

レベルシフト回路 ＭＯＳＬＳＩにおいて電源之して５■電源を用い、入力
としてＴＴＬロジック回路からの信号を用いた場合、高
レベルとして２０Ｖ、低レベルとして０．８■の信号と
なる。このＴＴＬ信号をＭＯＳレベルに変換する場合に
は、従来入力部インバータのレシオをとり、ＭＯＳレベ
ルへ変換していたが、Ｖｔｈバラツキ、温度変化により
、入力レベルマージンが小さくなる問題があった。

前述したゲート電極の仕事関数差を用いた基準電圧発生
回路を用いたＴＴＬ−）ＭＯＳ変換回路の例を示す。第
３２図にＭＯＳメモリのアドレスバッファ回路に本方式
を用いた具体例を示す。

Ｖｒｅｆとして前述第２５図の回路により基準電圧１．
４■を発生する。アンプとして第３３図の差動アンプを
用い入力のロジックＶｔ１１ヲ１．、４　Ｖとなる入カ
バッファを作成する。本方法によりＴＴＬ→ＭＯ８変換
回路が得られる。

また他の方法としてアンプに、第２３図で示す路を用い
Ｖｒｅｆすなわち第２４図■をＧＮＤ、■を入力として
もよい。この場合Ｔ、、Ｔ２はデプレッション型ＭＯ８
を用いる。

論理Ｖ　ｔ　ｈ安定化回路 第３４図はインバータを始めとする論理回路のロジック
・スレツショールドを使用電源電圧、ＭＯＳトランジス
タのしきい値電圧、温度等の変化に対し、常に一定にし
ようとするものである。

Ｑ、、Ｑ２　、Ｑ３で構成されるインバータ１゜Ｑ４　
、Ｑ、、Ｑ６で構成されるインパーク２は各各、ロジッ
ク・スレノンヨールド制御用のＭＯ５Ｑ、、Ｑ、を持っ
ている。

Ｑ７　、Ｑ８　＋Ｑｏは先に述べたインバータ１゜イン
バータ２と相似（ＭＯＳのパターンサイズ比が等しい）
になるように構成されており、インバータとしての入力
と出力が結合されて、ちょうどロジック・スレッショー
ルド電圧が得られるようになっている。

ＣＭＰ　１は先に説明した基準電圧を差動回路のオフ・
セットとして有する比較回路である。ＣＭＰｌはこのロ
ジック・スレッショールドと自分の中に持っている基準
電圧とを比較し、両者の差がほぼＯとなるようにＱｉの
ゲート電圧を制御する。

つまりロジック・スレッショールド〉基準電圧であれば
ＣＭＰｌの出力はノ・イ・レベルになりＱ７の等価抵抗
は大きくなり、ロジック・スレッショールドを下げる方
向に作用する。ロジック・スレッショールド〈基準電圧
の場合にはこの逆となり、両者は等しいところで平衡状
態となる。

Ｑ、、Ｑ４のゲート電圧はＱ７のゲート電圧と共通であ
り、前者と後者は相似の関係にあるから、とれによりイ
ンバータ１．インバータ２０ロジツク・スレッショール
ドは基準電圧と等しくなり、非常に安定なインバータ特
性を有することになる。

始めに述べたように、これはインバータのみに必らず、
ナンド、ノア等の他の論理回路にも同様に適用できる。

ＣＭＯ８構成でなくとも、通常のシングル・チャンネル
のインバータ等の論理回路の場合にも、容易に適用でき
る。

これらの回路は、特に入力レベル、論理振巾の範囲が狭
い場合にも確実に信号をデジタル処理できる人力のイン
ターフェース回路として有用である。

電圧検出器 第３５図は、ＶｔｈＯ差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の三方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるようにした電圧検出回路である。

第３６図の例は、ＶｔｈＯ差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒ，，Ｒ１゜により分圧し
た電圧を加えた電圧検出回路である。

分圧比をｒ１基準電圧を■、。ｆ１検出レベルを■５ｅ
ｎｓｅとすると となり、分圧比ｒにより検出レベル■５ｅｎｓｅを任意
に設定できる。

第３７図の例は、ＶｔｈＯ差に相当するオフ・セットを
持った演算増幅器を用いて、先に説明したようにオフ・
セント電圧を基準電圧として利用した電圧検出回路であ
る。またＲ１１．ＲＨは第３６図の例と同じ分圧手段で
ある。

第３６．３６．３７図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステムに
おいては、バッテリーチェッカーとして利用できる。第
３７図の電圧検出回路を電子時計のバッテリ・チェッカ
ーに応用した具体例を第４４図に示すが、詳しい説明は
後述する。

定電圧装置 第３８図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、Ｒ，３，Ｒ，４により安定化出力の一
部と基準電圧とを比較し、一致するようにＴ２Ｏのゲー
ト電圧を制御し、出力電圧を安定化する。演算増幅器は
、その特性が許容される範囲で何を使っても良い。

第３９図の例は第３８図の例でＴ２ＯＫ　Ｍ　ＯＳ　ト
ランジスタを使用したのに代えてバイポーラ・トランジ
スタＴＲ，を使用したものである。

第４０図の例は第２４図の例で示したオフ・セント電圧
を持った演算増幅器を使用したものである。Ｔ２１は当
然ＩＶＩＯ８）ランジスタであってもバイポーラトラン
ジスタであっても、接合型電界効果トランジスタであっ
ても良い。

定電流装置 第４１図の例は、Ｔ、とＴ２のしきい値電圧の差によっ
て決定される定電流回路である。

Ｔｉ　、’ｒ２は同一の相互コンダクタンスβヲ持ち、
しきい値電圧は各々異なる■ｔｈ、　、Ｖｔｈ、　であ
る。抵抗Ｒ２ｏがＴ、のインピーダンスに比較して十分
高ければ、Ｔ、のドレイン電圧（−ゲート電圧）ｖ＋は
Ｖｔｈ１とほぼ等しくなる。

Ｔ２が飽和領域の時は、Ｔ２に流れる電流Ｉ２は となる。

第４２図の例は、Ｔ２２に流れる電流工による電圧降下
Ｉ。ｕ１Ｒ２１を基準電ｆＥ、Ｖｒｅ、と比較し、常に
両者が等しくなるようにＴ１のゲート電圧を制御するよ
うにした定電流回路である。

となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ・セットを持たせることによって得ても良い。

第４３図の例は、”３１１７’３３を同一のトランジス
タとし、いわゆるカレント・ミラー回路を用いた定電流
回路である。

電子時計 第４４図の例は、第３７図の例のバッテリ・チェッカー
を電子時計に応用した例である。

Ｔ、　、　Ｔ、　、　Ｔ、、−Ｔ４．およびＲ４，とＲ
４□は公称１．５Ｖの水銀電池Ｅ、の電圧レベルをチェ
ックする回路を構成する。差動部のトランジスタ対をＰ
　ゲート・Ｎチャンネル−ＭＯＳ、Ｎ＋ゲグー・Ｎチャ
ンネル−ＭＯ８Ｔ、、Ｔ２で構成し、両者のしきい値電
圧が電子時計の動作電源範囲である１、０Ｖ〜１．５Ｖ
以内になるように、チャンネル部分にイオン打込みをほ
どこしている。

基準電圧となるしきい値電圧の差は、シリコン半導体の
場合は、約１．１Ｖであり、バッテリーの電圧が下った
ことを検出するレベルを１．４Ｖ近辺整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために、分周回路Ｆ　Ｔ）よりタイミン
グ回路ＴＭを通して得られるクロック信号φにより、間
欠的に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートグー、、
ＮＡ２で構成されたラッチによりスタティックに保持さ
れ、このラッチ回路出力の論理レベルにより、タイミン
グ回路ＴＭを制御し、それによってモータの駆動出力を
変えて、指針の運針の方法を変えて、バッテリー電圧の
低下を表示する。バッテリー電圧の低下は指針の動きを
変えず、別に液晶や発光ダイオード等の電気光学的素子
を点滅させる等して表示することも可能である。

なお同図において、Ｏ２０はＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａ１及び容量ｃｏ、ＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップ・モータの励磁コイル、ＢＦ、、ＢＰ、は
ＣＭＯＳインバータで構成され励磁コイルＣＭを１秒毎
に極性を反転して駆動するためのバッファーである。

ＩＣ内の全ての回路は公称１．５■の水銀電池Ｅ１で動
作する。また’ｌＪ４は分周回路ＦＤの複数の周波数の
異なる分周出力およびＮＡ、、ＮＡ２で構成されたラッ
チの制御出力を入力として、任意の周期およびパルス幅
を持つパルスを発生するタイミングパルス発生回路であ
る。ＩＣは第６図に示すＳｉゲートＣＭＯＳプロセスで
作られた指針式電子腕時計用モノリシックＳｉ半導体チ
ップである。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

次に本発明に係る基準電圧発生手段を電子装置の状態設
定回路、オートクリア回路等に応用した具体例につき説
明する。

第４５図は状態設定回路の一例を示す回路図であり、４
個のＭＯＳＦＥＴで構成されている。同図において、ａ
点、ｂ点の電位がＯの場合、電源（−ｖＤＤ′）投入時
ＭＯ８ＦＥＴＴ、、Ｔ、はＮ−ＭＯＳＦＥＴであるので
共に″ＯＮパ状態となり、ａ点、ｂ点は電源の立下りと
同時に電源側（ＶＤＤ）に引っ張られる。この時Ｔ３の
Ｎ−Ｍｏ８ＦＥＴは半導体のエネルギーバンド差を利用
したもので、そのＶｔｈＮがＭｏ８ＦＥＴＴ１のそれに
比べ約３倍（例ＴＩＶｔｈ＝　０．４５　Ｖ　、Ｔａ　
ｖｔｈ”　１．２５　Ｖ　）となっているので、電源の
立下りの途中で、Ｍｏ５ＦＥＴＴ３は先Ｋ”　ＯＦＦ　
”となる。Ｍｏ８．ＦＥＴＴ、は引き続き’ＯＮ”状態
となっているため、ｂ点は−ＶＤＤ　、　ａ点はＧＮＤ
の電位で安定となる。

又、電源（ＶＤＤ）が切れた状態で、ａ点でＯＶ。

ｂ点で１７位に電荷が残っ“た場合においては、電源の
立下り途中においてＶＤＤ−Ｍｏ５ＦＥＴＴ３の■ｔ’
ｈＮ　まではＴ３は”　ＯＦ　Ｆ″′′状態っており、
ＭＯ３ＦＥＴ’Ｔ、はＶＤＤ＝Ｔ、ｖｔＭで“ＯＮ”状
態となるため、初期状態にａ点がＯＶ、ｂ点がＩＶ（又
はＴ３のＶｔｈＮまで）位であっても、安定状態ではｂ
点が■ＤＤ、ａ点がＯＶとなる。さらに本回路では全て
Ｅ−ＭｏｓＦＥＴで構成されているため安定状態での消
費電流は殆んど零である。

第４６図は従来提案されている状態設定回路の例を示す
回路図で・あり、同図において、ランチ回路の安定度を
増すため、Ｔ、のＮチャンネルＤ（デプリーション）−
Ｍｏ８ＦＥＴが挿入されている。このＤ−Ｍｏ８ＦＥＴ
により電源（−ＶＤＤ　）投入時、ａ点は必ず電源と同
時に立下り、又す点はＭｏ８ＦＥＴＴ４のＶｔｈまで電
源が立下がらないと、”ＯＮ’”しないため安定状態で
はｂ点がＶＤＤ　ｌ　ａ点がＯｖとなる。しかし本回路
ではａ点とＶＤＤとの間にＤ−Ｍｏ８ＦＥＴを使用して
いるため、次に何等かの形でａ点ＶＤＤ　＋　ｂ点０Ｖ
（ＲＥＳＥＴ）状態ニなツタ時、Ｐ−Ｍｏ８ＦＥＴＴ３
が°’ＯＮ”となりＴ、とＴ３による直流パスが生じて
消費電流大となる。それに対して第４５図のような本発
明の状態設定回路では上記したように状態設定が確実に
できろと共に消費電流が極めて小さくてすむので有効な
状態設定手段を提供することができる。

次に本発明に係る電圧レギュレータ及びその応用例を説
明する。

□− 第４７図は本発明による電圧レギュレータであり、第４
８図はその特性図である。

第４７図の比較型電圧レギュレータは公知のそれと類似
の構成となっているが、電圧比較器ＣＰがプラス・マイ
ナス両入力端子からみて電圧レベルで非対称になってい
るところが通常の電圧比較器と異なっている。つまり、
この電圧比較器はプラス・マイナス両入力の電圧レベル
が等しいときにはバランスせず、マイナス側の方に所定
の高い入力電圧（絶対値で）が印加されたときバランス
する。言い換えればこの電圧比較器はプラス・マイナス
の入力レベルがバランス点に対してオフセットを持って
いる。

このような電圧レギュレータによれば、入力電圧ｖＩｎ
が高い場合出力電圧Ｖ。ｕｔは基準電圧■ｒｅｆに依存
し”　ｏｕｔ　Ｖｉｎｌの差が大きくとられるが、入力
電圧■１ｏが低い場合は■。ｕｔは専ら■ｉｏに依在シ
、ｌ■　−Ｖ。ｕｔｌ　の差は小さくされる。両ｎ 者の変化点Ｐは、入力電圧■１ｎに関して言えば、Ｖ　
ｉｎ　＝　Ｖ、の点に設定される（Ｌ　はレギュレータ
負荷／の最低動作電圧である）。

コノように構成された電圧レギュレータによれば、負荷
／は、入力電圧■１ｏが高いときは、最低動作電圧Ｖ１
　よりも高いが入力電圧■１ｎよりも低（゛・出力電圧
■。ｕｔで動作されるので、動作が保証されつつその消
費電力が低減される。また入力電圧Ｖｌｎが低いときは
、負荷／は入力電圧■ｌｎとほぼ同じかそれより若干小
さい出力電圧■。ｕｔで動作させられるので、負荷／の
入力電圧■１ｏに対する最低動作電圧■、が保証され、
高い入力電圧■ｉ。

に対しては負荷／に合った電圧に出力電圧■。ｕｔを低
減しているので、この電圧レギュレータは負荷／に対し
て低消費電力及び広範囲な入力電圧■ｉｏの幅を持たせ
ることができる。

このような効果を、オフセットを持たない電圧比較器レ
ギュレータに対比させて、第４８図のグラフを用いて詳
述する。

同図において横軸は入力電圧へｒｉｎを縦軸は出力■ｏ
ｕｔおよび基準電圧■ｒｅｆを示している。曲線ａは■
Ｉｎに等しいＶ。ｕｏを示しており、言い換えれば、電
圧レギュレータを用いないで、入力電圧■Ｉｎで直接負
荷／を動作させた場合の仮想曲線を示している。

曲線Ｃは一般の基準電８Ｓ−Ｖｒｅｆｌを示しており、
通常基準電圧発生回路Ｖ　ｒ　ｅ　ｆ　Ｇ　Ｅ　Ｎ　Ｆ
　Ｅ　Ｔのしきい値電圧Ｖｔｈ、電流増幅係数１３相互
フンダクタンスｇｍ、或はＰＮ接合の順方向、逆方向電
圧降下■Ｆ、■２、双極トランジスタの電流増幅率ｈｆ
ｅを利用しているため、■ｒｅｆＧＥＮの出力電圧■ｒ
ｅｆはその電源電圧■Ｉｏに依存する”　ｒｅｆ　＝　
ｆ　（Ｖｉｎ　）　）。

電圧比較回路ＣＰの基準電圧としてこのような基準電圧
■ｒｅｆｌを使用し、また前述したようなオフセットを
比較回路ＣＰに持たせなかった場合、出力電圧■。ｕｌ
は基準電圧■ｒｅｆ１に等しくなり曲線Ｃに一致する。

そして、基準電圧■ｒｅｆ１は入力電圧Ｖ１ｎより高く
なることはないので、出力電圧■ｏｕｔはどの範囲にお
いても入力電圧■Ｉｎよりも低（なる。その結果、出力
電圧■。ｕｔが負荷／の最低動作電圧Ｖ１に等しくなる
とき（点Ｒ）の入力電圧■ＩｎはＶ２　（Ｖ２　＞Ｖｌ
　）となる。従って、負荷／からみた入力電圧ＶＩｎの
可能使用範囲はｌ　Ｖ２−Ｖｌ　１に相当する電圧分だ
け、損失が生ずることになる。

この損失を小さくするために、第４７図の電圧レギュレ
ータでは、マイナス入力がプラス入力よりもオフセント
電圧Δｖｏｆｆ高くなったとき平衡するよう比較器ＣＰ
を構成する。

また基準電圧としては、仮想の基準電圧■ｒｅｆ＋より
も小さく類似特性をもう基準電圧■ｒｅｆ２（曲線ｄ）
を用い、目標通常入力電圧■３における実質的な比較電
圧（Ｖｒｅｆ２＋Δｖｏｆｆ）が仮想の基準電圧■ｒｅ
ｆ□に等しくなるよう、つまり目標動作点Ｓに一致する
よう■ｒｅｆｔとΔ■ｏｆｆ　の値を設定して、いる。

このような構成によれば、電圧比較器ＣＰは、Ｖｏｕｔ
　−”ｒｅｆ　Ｚ＋Δ■ｏｆｆの条件で平衡し、この平
衡条件を満足する入力電圧〜ｉｎは、ｖＩｎ≧ｖｏｕｔ
なので、■；　ｎ”ｍｖｒｅ１２＋Δ■ｏｆｆのときだ
けとなる。

入力電圧■ｉｎが（■ｒｅｆ２＋Δ■ｏｆｆ）より小さ
い場合、出力電圧■１ｏもそれより小さくなるので比較
器ＣＰは出力電圧Ｖ。ｕｔを高（しようと働（が、この
帰還制御は出力電圧■。ｕｔを入力電圧■１ｎに等しく
したところで制限されてしまう（ＶＯｕｔ　ｇＶ、。の
ため）。

従って出力電圧Ｖ。ｕｔは■ｉｎ＝”ｒｅｆＺ＋Δ■ｏ
ｆｆを変曲点（Ｐ）として、入力電圧■ｉｎが変曲点Ｐ
よりも高いときはＶｒｅｆ’２＋Δ■ｏ、ｆｆ　に低減
（制限）され（曲線す、）、Ｖｉｎがそれより低いとき
はほぼ入力電圧ｖｉｎ（曲線ａ、）に等しくされる。

そして、この変曲点Ｐが入力電圧Ｖｉｎ関して（横軸で
）最低動作電圧Ｌ（点Ｑ）と同じかまたは高ければ前述
した損失を避けることができる。

これは、曲ｆｆ５ｂがΔｖｏｆｆ　によって曲ａａと交
差点を持つからであり、曲線ｄのように曲線ａと交点を
持たない場合にはこのような効果は得られない。

なお、第４７図のＦＥＴはソース・フォロワーとして働
くもののデプレッション・モードＮチャンネルＦＥＴで
あるので、ｖｏｕｔ＝ＶＩｏを可能とし、そのしきい値
電圧Ｖｔｈの損失がない。従って、これは入力電圧■　
が小さい場合に有効である。

ｌ宣］ しかしながら、このことはエンノ・ンス・メントモード
のソース・フォロワＦＥＴの使用を否定スらものでなく
、入力電圧が太きく■ｔｈ損失が重大な問題でなくて、
デプレッション・モードＦＥＴ製造プロセスを採用する
ことが困難な場合極めて有効である。この場合、低い方
の出力電圧■。ｕｔ（変化点Ｐより下）を決める曲線ａ
　２　（Ｖｏｕｔ　＝■ｉｎ）はＶｔｈだけ下方の方へ
シフトする（Ｖｏｕｔ””Ｆｎ−Ｖｔｈ　＞たけであり
、出力電圧■。ｕｔ　に上述したような効果を持たせる
ことが可能なことに変わりはない。

また、図中ＮチャンネルＦＥＴをＰチャンネルＦＥＴに
代えることもでき、この場合ＰチャンネルＦＥＴはソー
ス接地として働（ので、上述したＶｔｈの損失はない。

制御用のＦＥＴとしてソース接地、ソースフォロワのい
ずれを採用するかに本質的な差異はないが、ソース接地
にした場合はデプレッション・モードＦＥＴにするよう
なしきい値電圧■ｔｈ損失に対する特別な配慮は必要で
ない。また、ソース・フォロワにした場合は、電圧比較
の動作を割勘的にサンプリングする必要があるとき（例
えば比較器ＣＰを低消費電力化のためにクロック・ドラ
イブするとき）、このＦＥＴはボルテージ・フォロワと
して働くので便利である。つまりこのＦＥＴの相互コン
ダクタンスｇ’ｎｌが十分高ければ、出力電圧はゲート
電圧により一義的に決まるからである。

また制御用トランジスタとしてバイポーラ・トランジス
タを使用することも可能である。

オフセノ）Ｖ。ｆｆは入力電圧■１ｎの関数になること
が必ずしも否定されることではないが、変曲点Ｐを設定
する上では■１ｏに対して一定であることが望ましい。

また基準電圧■ｒｅｆ２　として、負荷／と同様な変動
要素を持つ基準電圧を使用すれば、負荷／の特性に応じ
た出力電圧Ｖ。ｕｔを得ることができるのでこれまた便
利である。その場合Ｖｒｅｆｚを負荷／を動作させる最
低の電圧の電圧に設定しておけば、Δ■ｏｆｆを一定の
マージン手段として利用することができる。

オフセットΔＶｏｆｆを持たせる構成およびその応用回
路については後述するが、ここで出方電圧■ｏｕｔに変
曲点を持たせる他の方法を第４９図の回路図と第５０図
のグラフを用いて説明する。

以下の説明および第５０図のグラフでは電圧値は全て絶
対値にする。

第４９図においてＱ＋０７はＮチャンネル・デプレッシ
ョン・モードＦＥＴからなる制徊ｌ用トランジスタであ
る。Ｑ＋ｏ＋とＱ’＋０２およびＱ１０４　＋　Ｑ＋ｏ
ａはカレント・ミラー回路を構成しており、Ｑ、。３０
ドレイン電流とほぼ等しいドレイン電流がダイオード接
地されたＦＥＴＱ＋。４とＱ＋ｏ５に流れる。ダイオー
ド接続されたＰチャンネルＦ　Ｅ　Ｔ　Ｑ１０４、Ｎチ
ャンネルＦ　Ｅ　Ｔ　ＱＩ０５のソース・ドレイン間電
圧降下ＶＤＳは、高インピーダンス負荷Ｑ、。２、Ｑｊ
０６によってほぼそれぞれのしきい値電圧■ｔｈｐ、■
ｔｈｎとなる。

従って、比較器ＣＰのプラス・マイナス両人カ端子にそ
れぞれ、Ｖｔｂｐ、（Ｖｉｎ　−■ｔｈｎ　）の電圧が
加わる（第５０図曲線ｄ、ｌ））。

比較器ＣＰはオフセットを持たず、従って両入力が等し
いときバランスする。従って、その平衡条件は（■ｏｕ
ｔ　−■ｔｈｎ　）　−”ｔｈｎ、すなわちＶ。ｕｔ−
■ｔｈｐ＋Ｖ山である。島。≧■ｏＬ１１の条件より、
出力電圧Ｖ。ｕｔは、Ｖｉｎ”ｌＤ■ｔｈｐ＋Ｖｔｈｎ
　ノドき（■ｔｈｐ＋■ｔｈｎ）に制限され、■１１１
〈■ｔｈｐ＋■ｔ１１゜のときほぼＶｌｎに等しくなる
。従って、負荷／がＣＭＯ８で構成されている場合、そ
の動作下限電圧は通常（Ｖｔｂｐ　”ｔｈｎ　）になる
ので出力電圧■ｏｕｔはそれを補償することができる。

なお、ＭＯＳダイオード回路によって取り出されるしき
い値電圧は本来のしきい値電圧に近いが等しい訳でなく
、そのドレイン電流に追従する。

平衡点の出力電圧Ｖ。ｕｌは勿論本来の（Ｖｔｈｐ＋■
ｔｈｎ）よりも大きめにした方が良（、そのためには各
ＭＯＳダイオードＱ＋０４、Ｑ＋　０５に流れる電流を
小さくするようＦ　Ｅ　Ｔ　Ｑ＋ｏ３の相互コンダクタ
ンスを小さくしておけば良い。

また、ＭＯＳダイオードによって取り出す近似のしきい
値電圧はドレイン電流が流れることが前提となるので、
入力電圧■１ｎが低（なっても、両方のダイオードに電
流が流れるよう回路を構成しなければならない。

次に第４９図の電圧レギュレータを電子時計に応用した
例を第５１図を用いて説明する。

第５１図において、Ｏ２０は水晶発振器、ＷＳは正弦波
発振出力を（形波に変換する波形成形回路、ＦＤは分周
回路、ＴＭは分周出力がら所定の周期、幅を持つパルス
を作るタイミング・パルス発生回路、ＬＦは低いレベル
の信号を高いレベルの信号に変換するレベルシフト回路
、ＢＣは電池寿命検出器、ＶＣは電圧比較器、■Ｒはそ
れを使用した電圧レギュレータ、）−１はホールド回路
、ＤＴは発振状態検出器、Ｌ　Ｍは秒針を駆動するステ
ップ・モータの励磁コイルである。

検出器ＤＴは、Ｏ２０か発振したことを分周器ＦＤ、タ
イミング回路ＴＭを通ｊ〜て検出し、発振した場合電圧
レギュレータＶＲを働かせて、発振器ＯＳＣおよびＷＳ
、Ｅ”Ｄ、ＴＭ等の動作電源電圧を１．５Ｖから落とす
。

電池Ｅを入れた瞬間、インバータＩ７の入力ノードは放
電抵抗Ｒ７゜４によって接地電位（論理゛０″”）にな
っているのでＮチャンネル・Ｆ　Ｅ　Ｔ　Ｑ２０１をＯ
Ｎ状態にし、レギュレータの出力を電池電圧の１．５■
にする。このときＱ２０３もＯＮにされ、ＦＥＴＱ２０
２のゲート・ノードな充電してお（。これは次にＦ　Ｅ
　Ｔ　Ｑ２０１がＯＦＦにスイッチングした瞬間、レギ
ュレータ出力が落ち込むことがないよう、レギュレータ
の負帰還ループを予め能動的にしておくためである。

発振器が動作し始めたとき、他の論理回路は既に動作状
態に入っているため、タイミング回路ＴＭから検出器Ｄ
Ｔにパルスφ８が供給される。排他的論理和回路ＥＸ、
はこのパルスφ８が出たことを検出するもので、一方の
入力には他方に対してインバータＩ４　、Ｉ５、積分回
路Ｃ１ｏ１　、Ｒ４６３によって遅延、されたパルスφ
８が印加される。従って、パルスφ８が出ると、グー）
ＥＸ、の出力には遅延時間に相当する幅のパルスが生じ
る。このパルスはＦ　Ｅ　Ｔ　Ｑ２□６、インバータ■
６、コンデンサＣＩＯ２から成る整流回路で積分され、
φ８が出始めてからしばら（経つとＮチャンネル、Ｆ　
Ｅ　Ｔ　Ｑ２０１、Ｑ２０３をＯＦＦにする。これによ
って、レギュレータＶＲは自身の制御ループのみによっ
て、所定の出力電圧（１５■未満）を発生し、低消費電
力に寄与する。

以下、このレギュレータ、特に電圧比較器■ｃの動作を
説明する。この比較器ＶＣは第４７図の原理図と第４８
図の特性図で説明した比較器ＣＰと同様な動作をするの
で簡単な説明にとどめてお（。

ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２０６、Ｑ２０
７はオフセント電圧■。ｆｆを得るために、Ｑ２０６の
ゲートは第５図のＱＩ、第６図のようなＰ型にされ、Ｑ
２０？のゲートは第５図のＱ２、第７図のようなＮ型に
される。従って、Ｑ２０７　のしきい値電圧■ｔｂはＱ
２０６　より約０５５■高くなり、これが前述したオフ
セット電圧■。ｆｆ　となる。ＮチーヤンネルＦＥＴＱ
２０８　とＰチャンネル”　Ｅ　Ｔ　Ｑ２０１１　は共
にダイオード接続されているので、比較器ＶＣのプラス
入力であるＱ２０７　のゲートには両Ｖｔｈの和（ｖｔ
ｈｐ＋■ｔｈｎ）が印加され、これが第４８図および第
５０図の曲線ｄに示した■ｒｅｆ２の電圧となる。

従って、電圧レギュレータＶＲの出力電圧■。ｕｔは■
。ｕｔ−Ｖｔｈｐ＋■ｔｈｎ＋Δ■ｏｆｆ（ｖｉｎ≧Ｖ
ｔｈｐ＋■ｔｈｎ＋Δ■ｏｆｆの場合）となる。入力電
圧■１ｎが低いときは前述と同様Ｖ。ｕｔ＝Ｖ１ｎとな
る。

この比較器は低消費電力化のためにタイミング信号φ。

によって動作時間が制限されている。勿論基準電圧■、
。ｆ２を得る回路もそうであり、そのため基準電圧■ｒ
ｅｆ２の電圧をホールドするようコンデンサＣＩＯ２が
又Ｑ２０２のゲート電圧をホールドするようにコンデン
サＣＩ０５　がゲート容量等の寄生容量とは別個に追加
されている。コンデンサＣＩｏ３　は帰還ループに幾つ
かのＦＥＴが縦続接続されたことによって位相回りが生
じ、それに起因する発振を防止するためのものであるー
。

バッテリ・チェッカーＢＣは第４４図とほぼ同様な構成
となっているのでその説明は省略する。

なお、ＩＣの出力段で励磁コイルの駆動器■２、Ｉ３は
、駆動能力を太き（するため１．５■の電池を直接電源
にしている。

第５２図は本発明による電圧レギュレータＶＲとバッテ
リ・チェッカーＢＣをディジタル表示電子時計に応用し
た例を示している。

同図において、Ｏ８Ｃ，ＷＳ、ＦＤは第５１図の例と同
様、１，５Ｖより低い調整電圧を電源とし、またデコレ
ーダＤＣ時刻修正回路ＴＣのようなＩＣ内部の論理回路
も低し・電圧を電源としている。

ＤＢは１．５Ｖの電圧を３．０■に昇圧する倍電圧回路
であり、この電圧は液晶表示装置ＤＰの駆動電圧として
使用される（駆動器は省略しである）。

／Ｓはレベルシフト回路であり、電源電圧の高い回路へ
低い信号レベルを直流的に高く変換して供給する。

このように、低い動作電圧で動作するＩＣ内部の通常の
論理回路は低い動作電源で、ＩＣの入出力インターフェ
ースにおける高い動作電圧を必要とする表示駆動器等は
高い動作電源を使用すると、低消費電力化や使用電源範
囲の拡張に有効である。

【図面の簡単な説明】

第１　図ハＧａＡｓ、　Ｓ　ｉおよびＧｅ半導体のエネ
ルギー・ギヤツブＥｇとその温度依存性を示す図である
。第２図は半導体のバンド構造とフェルミ準位Ｅｆを示
す図であり、同図（ａ）　、　（ｂ）はＮ型半導体の、
同図（Ｃ）　、　（ｄ）はＰ型半導体の夫々バンド構造
とフェルミ準位を示す図である。第３図はＮ型及び、Ｐ
型Ｓｉのフェルミ準位の、不純物濃度をパラメータにし
た温度特性を示す図である。第４図（ａ）。 （ｂ）および（ｃ）はそれぞれＧｅ、ＳｉおよびＧａＡ
ｓ半導体と各種のドナーおよびアクセプタ不純物が持つ
エネルギー準位の分布を示す図であ゛るー。 第５図はＮ型およびＰ型半導体のフェルミ準位の差（Ｅ
ｆｏ−Ｅｆ、　）を取り出すために使用され得るＰ＋ゲ
ートおよびＮ＋ゲグーＭＯ８ＦＥＴの断面構造を概略的
に示し、左半分がＰチャンネルＦＥＴ、右半分がＮチャ
ンネルＦＥＴを示している。 第６図（ａ）　、　（ｂ）は夫々Ｐ＋グートＰチャンネ
ルＭＯ８ＦＥＴの平面図と断面図を、第７図叫（ｂｌは
７Ｉゲー）ＰチャンネルＭＯ８ＦＥＴの平面図と断面図
を、第８図（ａ）　、　（ｂ）はＮ＋ゲグーＰチャンネ
ルＭＯ８ＦＥＴの平面図と断面図を、第９図（ａ）　、
　（ｂ）はＮ＋ゲグーＮチャンネルＭＯ８ＦＥＴの平面
図と断面図を、第１０図（ａ）　、　（ｂ）はｉゲート
ＮチャンネルＭＯ８ＦＥＴの平面図と断面図を、第１１
図（ａ）。 （ｂ）はＰ＋ゲグーＮチャンネルＭＯ８ＦＥＴの平面図
と断面図を示している。 第１２図（ａ）〜（ｄ）、第１３図（ａ）〜（ｄ）、第
１４図（ａ）〜（ｄ）及び第１５図（ａ）〜（ｄ）は、
それぞれコンプリメンタＩＪ　Ｍ　ＯＳを一緒に製造す
る場合の主要工程における断面図である。 第１６図（ａ）　、　（ｂ）はそれぞれＰ＋型半導体−
絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の状態
を示し、同図（ｃ）　、　（ｄ）はそれぞれＮ＋型半導
体−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の
状態を示す図である。 第１７図（ａ）ないしくｅ）はＮチャンネ＃ＭＯＳ　Ｆ
　ＥＴの各製造工程における断面図である。 第１８図（ａ）　、　（ｂ）は夫々異なるしきい値電圧
Ｖｔｈを持つ２つのＦＥＴのＶｔｈの差を取り出すため
のＭＯＳダイオード回路の特性図とその回路を示す図で
ある。 第１９図及び第２０図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第２１図（ａ）は更に他の
基準電圧発生回路の一例を示し、同図（ｂ）はそのタイ
ミング信号波形を示す。第２２図乃至第２７図は更に他
の実施例にもとすく基準電圧発生回路を示す。 第２８図は半導体メモリのブロック図を示し、第２９図
は第２８図の基板バイアス発生回路の詳細な回路図を示
す。第３０図、第３１図、第３２図、第３３図はそれぞ
れコンパレータ回路、メモリセル回路、アドレスバッフ
ァ回路、差動アンプの回路図を示す。第３４図は論理回
路の回路図を示す。 第３５図〜第３７図は基準電圧発生回路を電圧検出回路
に応用した例を、第３８図〜第４０図は電圧レギュレー
タに応用した例を、第４１図〜第４３図は定電流回路に
応用した例を、第４４図は電子式腕時計用バッテリ・チ
ェッカーに応用した例を示している。 第４５図及び第４６図は夫々本発明及び従来の状態設定
回路の例を説明するための回路図である。 第４７図は本発明による電圧レギュレータの一例を説明
するための回路図であり、第４８図はその動作を説明す
るための電気的特性図である。 第４９図は本発明による電圧レギーレータの他の例を説
明するための回路図であり、第５０図はその動作を説明
するための電気的特性図である。 第５１図は本発明を電子時計に応用した例を説明するた
めの回路図であり、第５２図はディジタル表示電子時計
に応用した例を説明するための回路システム図である。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａ工・・水晶振動子、Ｏ２０・・・水晶発振
口、路、ＷＳ・・・正弦波−く形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイル、ＢＦ・・・ＣＭの駆動用バラノア−、Ｎ
Ａ・・・ＮＡＮＤゲグー、ＩＣ・・・モノリシックＳｉ
半導体集積回路チップ、φ・・・クロックパルス、Ｅ８
・・・半導体のエネルギー・４ギヤツプ、Ｅｖ・・・価
電子帯の最上限準位、Ｅｏ・・・伝導帯の最下限準位、
Ｅｌ・・・真性半導体のフェルミ準位、Ｅｆｏ、Ｅｆｐ
・・・Ｎ型、Ｐ型半導体のフェルミ準位、Ｅｄ、Ｅａ・
・・ドナー、アクセプタ準位。 第　１　図 第　３　図 第　４　図 （ａ−） ｔ’１ｐ　ＬαＬ＋’　７１８ｍ　Ｌ−ルー　乾　ｆ−
ｅ（ＪＬＡ　Ｏめ第　１８　図 第　１９　図　第　２０　間 第２１図 （ｂ） ＠；兵斗→−→÷；≠；→羊 第２２図 第２４図 第２５図 第２６図 第２７図 第２８図 第２９図 第３０図 第３１図 第　３２　図 Ｖｒｒ 第３４図 第３５図 第３６図 第３８図 第３９図 第４０図 第　４１　図 第　４２　図 第４３図 第　４６　図 第　４５　図 第４７図 第４８図 □γ− 第　５２　図・ 手続補正書（方式） 事件の表示 昭和５９年特許願第　２２２１７１　号発明の名称 電圧レギュレータ 補正をする者 １１件との関係　特許出願人 名　称　（５１０）株式会ｉ１　日　立　製　作　所代
　理　人 補正の内容 別紙の通り ゲート雷極としたＭＯＳ　トランジスタをｉグートＭＯ
８と言うこととする。同図において右半分はＰ＋、ｉお
よびＮ＋ゲグーＰチャンネルＭＯ８）ランジスタであり
、右半分はＮ＋、ｉおよびＰ＋ゲグーＮチャンネルＭＯ
８）ランジスタである。 第５図のＭ　ＯＳ　Ｆ　Ｂ　Ｔ　（Ｑ＋　）〜（Ｑｓ）
　−（Ｑ４）〜（Ｑ、）の相互のしきい値電圧の差は下
表のようになる。 表

Claims (1)

1. 【特許請求の範囲】 １　ゲート電極のフェルミ準位差に応じたしきい値電圧
   差を持つ第１．第２　ＩＧＦＥＴと、第１入力端子と、
   第２入力端子と、出力端子とを有し、上記第１．第２Ｉ
   ＧＦＥＴのそれぞれのソースは、互いに結合され、上記
   第１ＩＧＦＥＴのゲートは、上記第１入力端子に結合さ
   れ、上記第２ＩＧＦＥＴのゲートは、上記第２入力端子
   に結合され、少なくとも上記第１又は第２　ＩＧＦＥＴ
   のドレインから取り出された信号にもとづく信号が上記
   出力端子に供給される電圧比較回路と、１対の端子を有
   し、上記電圧比較回路の出力信号によって制御される制
   御用素子と、基準電圧を形成する基準電圧発生回路とを
   含み、上記制御用素子の一方の端子に非安定電圧が供給
   され、上記制御用素子の他方の端子に現われた電圧が上
   記電圧比較回路の第１入力端子に供給され、上記基準電
   圧が上記電圧比較回路の第２入力端子に供給されること
   により、上記しきい値電圧差に応じた電圧比較回路のオ
   フセット電圧と上記基準電圧とに基づいた安定化出力電
   圧を上記制御用素子の他方の端子より得るようにしたこ
   とを特徴とする電圧レギュレータ。 ２　上記制御用素子は、第３ＩＧＦＥＴによって構成さ
   れ、上記第３ＩＧＦＥＴのソースから上記安定化出力電
   圧を得るようにしたことを特徴とする特許請求の範囲第
   １項記載の電圧レギュレータ。 ３、上記第３　ＩＧＦＥＴは、デソブレッション型ＩＧ
   ＦＥＴであることを特徴とする特許請求の範囲第２項記
   載の電圧レギュレータ。 ４、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   １１、互いに異なる導電型にされた半導体層部を有する
   ことを特徴とする特許請求の範囲第１゜第２又は第３項
   記載の電圧レギュレータ。 ５　上記基準電圧発生回路は、互いに異なる導電型にさ
   れた第４．第５ＩＧＦＥＴを有し、上記基準電圧は、上
   記第４　ＩＧＦＥＴのしきい値電圧に相当した電圧と上
   記第５１ＧＦＥＴのしきい値電圧に相当した電圧との和
   の電圧に相当することな特徴とする特許請求の範囲第４
   項記載の電圧レギュレータ。 以下余白