JPS60143045A - 直列デ−タ通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は直列データ通信システムに関し、特に中央局と
１つ以上の遠隔局との間において双方向の直列データ通
信を行うシステムに関する。さらに詳しくは、本発明は
そのような通信システムにおける保全性の改善に関する
。

中央局と多機の遠隔局との間における多重化技術を利用
した直列データ通信は周知であり、特に通（５産業では
そうである。最近では、このような多重化技術が自動車
産業およびその関連産業に応用され、一般にマイクロプ
ロセッサを使用した中央局から複数の離れた場所の制御
を行うようになってきている。乙のような応用分野にお
いては、多くの場合、データ通信リンクは比較的広まれ
た”環境にあり、および／またはデータ通信リンクの長
期に亘る保全性が保証されている。また、そのようなシ
ステムは電磁ｍ器から発生する妨害信号が存在する可能
性のある環境にさらされるとしても、データ通信過程の
完璧な保全性がそれほど強く要請されない場合もある。

他方、自動車やその他の車両などの特定の環境では、デ
ータ通（ｉ路すなわち導線の物理的保全性を長期間維持
することは極めて難しい場合がある。

さらに、このような環境では無視てきないような電磁障
害が生じ、その結果、通信リンクを介して要求ないし指
令される制御機能の遂行が危うくなることがある。

自動車、その他の車両内で、中央コントローラと遠隔コ
ントローラを直列多重データ線により結ぶ通信システム
の例としては、米国特許第３，５８５゜５９５号、同第
３，７３７，８６２号、同第４，０８５，４０３号、同
第４．１６４，７３０号、および同第４，２９８，９３
０号がある。前の２つの特許は飢空機に搭載することを
意図しており、２つの独立したデータループを経由する
２つのデータ路を設け、各符号器で制御スイッチ入力を
順番に逐次調べることにより、他のデータループに直列
接続された復号器を介して要求動作を順次実行するもの
である。これらのシステムは、各データループ内の直列
符号器および／または直列復号器がすべて正常であると
いうことを前提として、信号を次段の符号器または復号
器へ送るようになっている。したがって、ラインブレー
クや符号器もしくは復号器の短絡に対処するために、１
段または２段のタイマーを制御ループに接続し、データ
ループを何れの方向にも順次アドレノンングできるよう
に制御している。しかし、このような方式は、初めに符
号器を順番にアドレノノノグし、つぎに同じ順番で復号
器を再びアドレッシングしなければならないという制約
がある。したがって、このようなシステムは、多数のａ
隅面に刻するアドレノノングに関する柔軟性がほとんど
、または全くない。さらに、このようなシステムは、ラ
インブレークが生した場合に、その場所を識別すること
は不可能と思われる。

後の３つの特許に述べられている自動車通信システムは
、Ｔ”接続で中央局によって制御される閉じたリング状
バスを用い、それに゛Ｔ″接続された受信機に対し双方
向に信号を伝達するようになっているようである。この
ような構成によれば、双方向通信が可能である。しかし
、信号の減衰ないし劣化、あるいは電ａｉ妨害により通
信の品質すなわち保全性を満足できない場合がある。そ
して、これらシステムでは、か５る問題点を認識し補償
する乙とはできないようである。さらに、このようなシ
ステムは、直列バス中に一般に必要とされる電源、クロ
ックおよび制御の各線とは別に、フィードバックっまり
゛応答′°線を設けなければならないと考えられる。こ
のように余分な線を直列バスに設けるのは、その長さ、
コスト、重量、さらには電磁妨害の影響などの面で好ま
しくないと考えられる。

本発明の目的は、保全性を改善した直列データ通信シス
テムを提供する乙とにある。本発明の別の目的；よ、自
動車に使用して、中央制御局と、スイッチ入力および／
またはスイッチ出力を有する１っ以上の遠隔局との間で
、確実な通信を行うのに好適な直列データ通信方式を提
供することである。本発明のもう１つの目的は、遠隔局
のコントローラに十分な”知能”を持たせることにより
、通信保全性の向上を図った通信システムを提供するこ
とにある。

本発明による直列データ通信システムにおいては、中央
制御局と１つ以上の遠隔局との間で双方向直列データ通
信が高保全性にて行われる。この中央制御局は、例えば
マイクロプロセンサおよびメモリから構成される中央コ
ントローラと、少なくとも２つの多重コントローラを有
する。直列４２号バスはループに構成され、その各端で
前記２つの多重コントローラに接続される。各遠隔局に
は、遠隔多重コントローラが設けられるが、これは遠隔
入力デバイスおよび遠隔負荷デバイスとの間で信号を入
出力するための入出力ボートを備える。

各遠隔多重コントローラは前記直列バスの途中に並列に
＋Ｔｌ′接続され、それぞれが１つのアドレスを持ち、
まｔこ中央制御局から送られるそれぞれのアドレスを含
んだ直列通イｚデータに応答して、その通信データに対
する応答を送出する。この遠隔コントローラによる応答
には、遠隔入力デバイスからの信号入力および／または
遠隔負荷デバイスに対する信号出力、さらに”　Ｔ　”
接続を経由しての直列バスへのデータ回答が含まれる。

中央コントローラはマイクロプロセンサとするのが都合
がよいが、これは並列バスを介して多重コントローラの
それぞれと通信できるように接続されろ。

任意に選択可能な一方の多重コントローラが中央コント
ローラの命令に応答し、マスターとして、指定の遠隔コ
ントローラとの双方向直列データ通イπ処理を実行する
。さらに中央コントローラは、予め選定されたバイアス
に従って多重コントローラの１つをマスターとして選択
し、また、その選択しｔこマスター多重コントローラに
よっては指定の遠隔コントローラとの間のデータ通信の
保全性が満足できないときに、他方の多重コントローラ
をマスターとして選択するための信号処理能力を有する
。

中央局の各多重コントローラはほぼ同一構成であり、マ
スターまたはモニターの何れかとして動作させるための
制御レジスタをそれぞれ有する。

モニター多重コントローラは、マスター多重コントロー
ラから送信されるデータ、およびマスター多重コントロ
ーラに応答中の各遠隔コントローラから回答として送ら
れるデータとを、直列バスより受信できるｔ！けである
。中央コントローラは、−多重コントローラの制御レジ
スタの特定段に特定の論理状態をセットする乙とにより
、その多重コントローラをマスターまたはモニターの伺
れかに設定する。まｔこ本システムにおいては、マスタ
ーは常に１っｔ！けである。

本システムは、遠隔コントローラからの回答データの１
部とマスターコントローラからの伝送データの１部とを
比較し、特定の指定した遠隔コントローラと保全性を許
容できる通信が可能か否かを示す信号を発生する機能を
有する。また、マスター多重コントローラよびモニター
多重コントローラの何れも、マスターから指定した遠隔
コントローラに向けて試みた通信の保全性が満足できる
か否かを判定するための論理を有する。典型的な例を挙
げるならば、マスター側でその送信データに対するエラ
ーチェックバイトが作られ、遠隔コントローラ側ではそ
の回答伝送データに対する別のエラーチェックバイトが
作られる。モニター多重コントローラは両方の通信を恐
らく監視しているので、比較するだめのエラーチェック
バイトを同様に計算する。マスター多重コントローラお
よびモニター多重コントローラにおいて、一致、不一致
の判定結果をそれぞれのステータスレジスタのステータ
スビットに格納する。さらに本システムは、マスターか
ら送信されたアドレスと、それに応答した遠隔多重コン
トローラからのアドレスとを比較し、試み１通信の保全
性を判定する機能も有する。　゛ 中央コントローラのプログラムは、システムの初期電源
投入時に所定のボーリングンーケンスに従って遠隔コン
トローラをアドレッシングするように作用する。乙のよ
うな遠隔コントローラの初期ポーリングは、その後に、
特定の遠隔多重コント四−ラの１ドレツシングにマスタ
ーとして用いる多重コント四−ラを決定するために行わ
れる。

上記初期ポーリングシーケンス期間において指定した遠
隔多重コントローラと正常に通信がなされる場合は、初
期ポーリングの前に予めマスターとして選択した多重コ
ントローラが、その遠隔多重コントローラに関してのマ
スターとして採用される。ある遠隔多重コントローラと
の通信が正常になされない場合は、予めモニターとして
動作するように選択された多重コントローラが、代わり
にその遠隔多重コントローラとの通信りこめのマスター
として選定される。

直列ループによるデータ通信の方向を選択するために特
定の多重コントローラをマスターまたはモニターの何れ
かに割り付ける中央コノトローラプログラムは、前述の
通信保全性基準の幾つかが満たされない場合に実行され
る。さらに、特定の多重コントローラを、特定の遠隔多
重コントローラのアドレッソングのためのマスターまた
はモニターの伺れに割り付けるか最終的に決定する前に
、もとの割り付は状態にて何回か通（５が試行される。

直列バスは４本の導線からなり、その中の１本は直列多
重データ用、もう１本は多重クロック信号用、さらにも
う１本は一方の論理レベル（例えば論理１）用、最後の
１本は他方の論理レベル（例えば論理Ｏ（接地））用で
ある。各多重コントローラは、中央コントローラに割り
込み信号を供給するための論理を有する。しかし、その
割り込み信号を発生してマイクロプロセッサにデータ要
求を開始させることができるのは、マスターに割り付け
られた多重コントローラだけである。

以下、本発明の実施例について詳細に説明する。

第１図は車両の主要な電気的機能に関係した本発明によ
る多重通信システムの構成ブロック図である。なお、シ
ステム内の導線やボートに現れる信号の名前を、その意
味を表す略語によって表現する。また、本実施例の論理
においては、多くの場合、信号の“′アクティブーＬ　
ＯＷ　”状態は、何等かの結果をもならずような信号状
態である。図面においては、信号名の上に横棒を引いて
“°アクティブーＬＯＷ″状態を示すが、明細書におい
てはタイプの関係から、信号名の後に“＊“を付けて“
アクティブ−ＬＯＷ”状態を示す。本多重通信システム
１０は、自動車内に設置した中央局に多重（ＭＵＸＩ　
コンピュータ１２を設けている。

乙の多重コンピュータ１２は、自動車のあちこちに設け
られている１つ、または複数の遠隔多重コントローラ（
Ｒａｍｕｘｌ　１４を制御し、まｔこ、それらと信号を
やゆとりする。多重コンピュータ１２と遠隔多重コント
ローラ１４との間の通信は、４本の導線からなるバス１
５を介して行われる。

乙のバスＪ５の１木目の導線１６は双方向の直列時分割
多重データ伝達用のものであり、もう１本の導線１７は
直列多重クロック　ｆＭＩＪＸｃＬＸ＋を伝達するもの
であり、３木目の導線Ｉ８は＋５Ｖの直流電源電圧を多
重コンピュータ１２および遠隔多重コントローラ１４に
供給するためのものであり、最後の導線１９は本システ
ム１０の４３号の接地（ＧＬＤＩ用である。この５ｖ電
源電圧と接地電位は５ｖのレギュレータ２０を介して、
自動車の普通の１２Ｖバツテリー（図示せず）より供給
される。

多重コンピュータ１２と遠隔多重コントローラ１４との
間の多重通信バス１５は、用途によっては閉略状態（ル
ープでない）とし、その一端に多重コンピユータ１２を
配置し、途中に遠隔多重コントローラ１４を”　Ｔ　”
接続してもよいが、本発明の一実施態様においては、バ
ス】５をループとし、その各端を多重コンピュータ１２
の異なった部分で終端させて、後述のように多重通信シ
ステム１０の保全性と安全性を向上させている。通信バ
ス１５をループにして各端を多重コンピュータ１２によ
って制御するようにすれば、情報伝送において起こり得
る様々な異常を検出することができる。すなわち、バス
１５の一箇所あるいは複数箇所における断線を検出し、
そのような場合におけろ伝送の保全性を維持できる。

中央局に設けられた多重コンピュータ１２は、マスター
多重コントローラ２４およびモニター多重コントローラ
２４′と接続された標準的なマイクロプロセッサ２２を
有する。マスター多重コントローラ２４およびモニター
多重コントローラ２４′はそれぞれ、カスタムＬＳＩの
ＣＭＯＳゲードアレイ回路によって構成されており、構
造は同じであるが、タイミング機能および制御モードな
どの動作が幾分異なる。ループ状の多重バス１５一端は
マスター多重コントローラ２４に接続され、他端はモニ
ター多重コントローラ２４′と接続されている。本実施
例においては、マイクロプロセッサ２２は、ＮＭＯ３回
路を採用したモスチック３８８０のような４　Ｍ　Ｈｙ
、のＺ８０であるが、これ以外のマイクロプロセッサも
同様に使用可能である。多重コンピュータ１２の内部に
は、マイクロプロセッサ２２と関連してメモリ２５が設
けられている。通常、このメモリ２５は１にのＣＭＯＳ
ランダムアクセスメモリ（ＲＡＭＩ　２６と４にのＣＭ
ＯＳプログラマブルリードオンリーメモリ（ＥＰＲＯＭ
Ｉ　２７から成る（第２図参照）。また多重コンピュー
タ１２には、発信器およびカウンタ／タイマーの回路２
８が設けられている。この回路は、システムのタイミン
グ信号を発生したり、後に詳述する゛睡眠モード″動作
をさせるために設けられている。マイクロプロセッサ２
２、メモリ２５、発イ１＠ｌ！およびカウンタ／タイマ
ーの回路２８、マスター多重コントローラ２４およびモ
ニター多重コントローラ２４′の相互接続は、第１図に
示されているデータバスおよびアドレスバスの他に、後
に詳細に説明する様々な制御線によってなされる。

多重バス１５に接続され遠隔多重コントローラ１４は、
すべて同様の構成であり、０ＭＯ３論理素子を用いたＬ
ＳＩゲートアレイである。各遠隔多重コントローラ１４
は、多重コンピュータ１２との゛°知的な°′相互通信
のための重要な論理能力を備えており、ここでは自動車
の様々なスイッチから１６種類の入力を受けることがで
き、また自動車の様々な負荷デバイスに対し１６種類の
出力を与えることができるようになっている。そのよう
なスイッチ入力の代表的なものがヘンドライドをオンオ
フ制御するためのものであり、また代表的な出力として
はヘンドライドを付けたり消したりするための制御信号
がある。なお、前記スイッチ入力は多数の様々な負荷や
機能を制御する必要上から生じるものであり、同様に前
記出力信号は多数の様々なタイプの負荷を制御するもの
である。

各遠隔多重コントローラ１４の構成は次の通りである。

各遠隔多重コントローラ１４は２つの部分に分かれてお
り、各部分は８本の入力と８本の出力を有し、またそれ
ぞれ異なったアドレスを持っている。さらに詳しく説明
すれば、遠隔多重コントローラ１４の一方の側はＡ側と
呼ばれ、偶数のアドレスを与えられる。遠隔多重コント
ローラ１４のの他方の側はＢ側と呼ばれ、Ａ側アドレス
より１だけ大きな奇数のアドレスを付けられる。自動車
の様々な負荷に対する遠隔多重コントローラ１４の出力
は、一般に様々な制御＆０素子すなわちバッファ回！Ｒ
１３０に低電圧制御信号を与える。このバッファ回路は
、当該制御信号に応答して、自動車の１２Ｖ電源を制御
すべき負荷に接続したり、切り離したりする。

この多重通信システム１０においては、第５図のｆＢ）
に示すような通信プロトコルを、多重コンピュータ１２
と遠隔多重コントローラ１４との間のデータ通信に使用
する。このような通信プロトコルは、通信エラーおよび
／または異常を効率良く検出することにより、通信シス
テムの保全性を高めることを意図している。乙のデータ
プロトコルの詳細については、ウィリアム・フロイドに
よって１９８３年９月２４日に出願され、本件出願人に
ｍｓされた米国特許出願第４６９，５９１号“安全な通
信処理のためのプロトコル／ツーマットを有する自動車
多重システム”に述べられている。簡単に説明すると、
多重バス１５の多重データ線１６上の各通信データは、
７キヤラクタすなわち７バイト（１バイトはそれぞれ８
ビツト）から成る。最初の１バイトは同期（ＳＹＮＣｊ
バイトである。次の３バイトはマスター多重コントロー
ラ２４からのコマンドメツセージを構成し為アドレスバ
イト、コマンドバイトおよびＣＲＣエラー検出バイトか
らなる。最後の３バイトは遠隔多重コントローラ１４か
らの回答メνセーノであり、アドレスバイト、応答バイ
トおよびＣＲＣエラー検出バイトからなる。本実施例の
システム１０は、それぞれが２つの異なったアドレスを
持つ遠隔多重コントローラ１４を最高２８台制御できろ
ように構成されているが、実際的には、遠隔多重コント
ローラ１４の台数はこれよりはるかに少ないのが普通で
あろう。例えば、第１図に示す実施例においては、遠隔
多重コントローラ１４は２台だけである。

第２図、第３図Ａおよび第３図Ｂを参照して説明する。

システムクロ・ツク　（ＳＹＳＣＬＫ）は、多重コノピ
ユータ１２のマイクロプロセッサ２２およびその他の様
々な要素のタイミングを制御するもので、普通は２．５
．ＭＨｚてあり、これは一般的な構成のＲＣ発振Ｎ２８
により与えられる。

さらに、同様のタイプのＲＣ発振器からなる５０ＫＨｚ
の発振器３０が設けられており、この発振器３０の出力
信号は多段２進カウンタ３２の１段目で１／２に分周さ
れ、２６ＫＨｚのクロック信号かつ（られ、これは多重
クロック（ＭＵＸＣＬＫ）として（資）われる。多重パ
ス１５上の直列多重データは２５　Ｋ　Ｈｚの速度でク
ロッキングされるから、１ビツトの周期は０，０４ｒｎ
ｓであり、８ビツトからなる１バイトの周期は０．３２
ｍ５となる。マイクロプロセッサ２２、ＥＰＲＯＭ２７
に記憶されているマイクロプロセッサ２２のプログラム
、ＲＡＭ８に記憶されているデータ、マスター多重コン
トローラ２４およびモニター多重コントローラ２４′の
相互間の信号授受は、５ＹＳＣＬＫによって決まる速度
で行われる。マイクロプロセッサ２２とメモリ２５．２
７との間の相互通イには、一般的なデコード制御論理３
４によって制御されろ。このデコード制御論理３４には
、第２図に示すタイマー回路３１と電源制御スイゾチ回
＃１３５に制御信号を与えるためのタイマーデコード論
理も含まれている。なお、タイマー回路３１と電源側部
スイッチ回路３５については後に詳述する。マイクロプ
ロセッサ２２は、タイマー３１より約２０ｍ５間隔で与
えられろマスク不可能の割り込み（ＮＭＩ＊ｌによって
割り込まれる。

ハードウェアのタイマー回＠３１には、第３図Ｂにそれ
ぞれ示すような、８段の１７２５６分局カウンタ３２，
３３が含まれている。タイマー回路３１からは２０ｍ５
間隔でタイミング信号が発生するが、この信号は第２図
に示されているＮＭＩ＊信号発生用のパルス発生回路３
６に与えられる。

さらに、自動車のバフテリーケーブルに接続するなどに
よって多重システム１０に初期電源投入を行った時に、
一般的な電源投入リセット信号ＰＬＩＲ１がブロック３
７として示されｔこ通常の回路から発生する。このＰＵ
Ｒ，信号はパルス発生回路３６にも入力する。

第２図、第３図Ａおよび第３図Ｂから明らかなように、
マイクロプロセッサは８本の双方向データ綿り、−Ｄ、
を用いて、メモリ２６．２７−マスター多ＴＬコントロ
ーラ２４およびモニター多重コントローラ２４′に幻し
、データを並列に入出力するようになっている。またマ
イクロプロセンサ２２は、メモリ２６．２７、マスター
多重コントローラ２４、モニター多重コントローラ２４
′およびデコード制御論理ｚ４にアドレス信号を与える
ための１６本のアドレス線Ａ１１−Ａ５ｓを有する。

マイクロプロセッサ２２と、マスターおよびモニター多
重コントローラ２４および２４′との間のデータバスは
符号４０で示されており、これら各部分の相互間のアド
レスバスは符号４２で示され、Ａ、−Ａ、から成る。マ
イクロプロセッサ２２とマスターおよびモニター多重コ
ントローラ２４および２４′には、別に５本のイｇ号綜
ＲＤ＊、ＷＲ＊、１ＯＲＱ＊、Ｍｌ、およびＩ　ＮＴ＊
が設けられている。マイクロプロセッサ２２は、メモリ
２５または多重コントローラ２４．２４’などの入出力
装置からデータを読む必要が生じ１２時にＲＤ＊信号を
発行する。多重コントローラ２４．２４’のうち、マイ
クロプロセッサ２２によってアトしス指定された側は、
多重コントローラ２４．２４’からデータをデータバス
４０にゲートさせるためにＲＤ＊信号を発行する。マイ
クロプロセッサ２２によって与えられるＷＲ＊信号は、
アドレス指定されたメモリ２６．２７または入出力装置
である多重コントローラ２４．２４’に格納すべき有効
なデータが、データバス４０に保持されていることを示
す。Ｉ　ＯＲＱ＊信号は、入出力のリードまたはライト
動作のための有効な入出力アドレスが、アドレスバス４
２に乗っていることを示す。

割り込みが受け付けられている時には、割り込み応答ベ
クトルをデータバス４０に乗せることができることを示
すために、ｌ０ＲＱ＊信号もＭ１＊信号と一緒に発生す
る。Ｍ１＊偵号は、マイクロプロセッサ１２の現在のサ
イクルが命令実行のＯＰコード取り出しサイクルである
ことを示す。また前述のように、Ｍｌ＊信号は、割り込
み受け付はサイクルを表示する。ｌ　ＮＴ＊信号は、マ
スター多重コントローラ２４のように、マスターモード
で動作中の多重コントローラから発生する信号の−って
あり、これは割り込み要求中にマイクロプロセッサ２２
に与えられる。マイクロプロセッサ２２は、実行中の命
令が終了した時に割り込み要求を受け付ける。

マイクロプロセッサ２２はさらに、ＭＲＥＱ＊信号を発
行する。このＭＲＥＱ＊信号は、ＲＡＭとＥＰＲＯＭの
デコード回路およびＮＭＩ＊パルス発生器に与えられる
ものであり、アドレスバスにメモリ読み出し動作または
メモリ書き込み動作のための有効なアドレスが保持され
ている時に、ＲＯＭまたはＲＡＭのいずれかを選択し、
またＮＭＩ＊発生器よりＮＭＩ＊入力にパルスを供給さ
せる。

第３図Ｂから明らかなように、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′は、それ
ぞれのアドレスを設定するため、すなわち布線するため
のアドレス入力線ＡＤＤＣＭＰＩ−７を有する。マスタ
ー多重コントローラ２４については、ＡＤＤＣＭＰＩ−
７のうちＡＤＤＣＭＰ４は＋５ｖ（論理１）に接続され
ているが、それ以外は接地（論理０）されている。モニ
ター多重コントローラ２４′の場合も同様であるが、Ａ
ＤＤＣＭＰ４は論理０とされ、ＡＤＤＣＭＰ５は論理１
とされている。したがって、マスター多重コントローラ
２４とモニター多重コントローラ２４′は、マイクロプ
ロセッサ２２との通信の際にそれぞれ識別可能である。

マスター多重コントローラ２４とモニター多重コントロ
ーラ２４′は、それぞれＰＬＩＲ２信号を受けるＭＲ大
入力有する。乙のＭＲ大入力、後述するようにして得ら
れるＰＬＩＲ，信号を受け、各多重コントローラ２４．
２４’の内部の制御レジスタおよびタイミングのリセッ
ト初期化を行うものである。

ここて、多重システム１０の動作プロトコル、特に多重
コンピュータ１０と遠隔多重コントローラ１４との間の
直列データ多重処理について説明する。ＲＯＭ２７に格
納されているプログラム命令のルーチンに従って、マイ
クロプロセッサ２２は各遠隔多重コントローラを走査し
て、いずれの入カスイノチが操作されているか（操作さ
れている場合）を確認し、次に該当する負荷に対する必
要な出力制御操作を実行する。この制御を実行ずろため
に、マイクロプロセッサ２２（普通、アドレスおよびデ
ータを並列に入出力する）は、マスター多重コントロー
ラ２４を用いて、各遠隔多重コントローラ１４に対して
発行されたアドレスおよびコマンドを直列データ形式に
変換し、次に遠隔多重コントローラ１４により発行され
た直列化アドレスおよび応答データを並列形式に再変換
して、並列データバス４０によりマイクロプロセッサ２
２に送る。前述したように、多重コンピュータ１２と遠
隔多重コントローラ１４との間の通常の通信の場合、第
５図のＣＢ＋に示すごとく、まず５ＹＮＣバイトが発行
され、それに続いてアドレスバイト、コマンドバイトお
よびエラーチェック（ＣＲＣバイト）が、メツセージと
してマスター多重コントローラ２４から特定の遠隔多重
コントローラ１４へ送信される。その後、その指定され
た遠隔多重コントローラ１４は、多重データ線１６を通
じてアドレスバイト、応答バイトおよびエラーチェック
　（ＣＲＣ）バイトによって応答する。マスター多重コ
ントローラ２４から送られたアドレスバイトには、その
遠隔多重コントローラ１４内の選択された側半分のアド
レスが含まれている。コマンドバイトは、指定された遠
隔多重コントローラに対し外部スイッチの操作によって
与えられた様々な入力信号を返すように指示１ノ、およ
び／または、その遠隔多重コントローラの選択された側
半分に接続されている出力負荷装置に対する出力制御信
号を発生するように指示するものである。アドレスバイ
トおよびコマンドバイトを用いて巡回冗長エラーチェッ
クが行われ、エラーチェックバイトが生成される。乙の
エラーチェックバイトは、指定された遠隔多重コントロ
ーラへ伝送される。応答する遠隔多重コントローラ】４
は、恐らくマスター多重コントローラ２４によって指定
されたものであり、その応答データは当該遠隔多重コン
トローラのアドレスを示すアドレスバイトから始まる。

このアドレスバイトの後に、当該遠隔多重コントローラ
による受信コマノドメソセージに対する応答を示す応答
バイトが続く。

通常、応答バイトは、様々な入力スイノチの状態および
出力負荷の駆動状態を示す。ここでスイッチ入力および
／または出力負荷の状態は普通、ラッチされたスイッチ
入力および負荷出力の駆動応答をサンプリングをｊるこ
とによって判定される。

通常、応答バイトには、当該遠隔多重コントローラがそ
れ自体のマスター多重コントローラ２４からの受信メツ
セージに関するエラーチェックを終了し、同メツセージ
のエラーチェックバイトと°。

一致”しｔ二か否かも表示されろ。最後に、遠隔多重コ
ントａ−ラ１４から送られたエラーチェックバイトは、
回答メノセーン内のアドレスバイトおよび応答バイトを
用いてＣＲＣ技法により封算される。マスター多重コン
トローラは、遠隔多重コントローラからの回答について
エラーチェックを行う。このような各処理の後に、バス
待ち時間の期間が存在することがある。乙の待ち時間期
間においてはオール゛１″を送出しながら、マイクロプ
ロセッサ２２からの次の命令を待つ。

ここで、第４図を参照して、マスター多重コントローラ
２４とモニター、多重コントローラ２４′についてさら
に説明する。マスター多重コントローラ２４とモニター
多重コントローラ２４′は同一構成であるから、それぞ
れ本発明に従って別々の動作を行うものであるが、第４
図では一方だけを示し説明する。そこで、まずマスター
多重コントローラ２４の見地から説明し、次にモニター
多重コントローラ２４′の見地から説明する。さらに第
１図においては、バス１５、およびそのＭＵＸＤＡＴＡ
　（多重データ）線１６とＭＵＸＣＬＫ（多重クロック
）線１７は、それぞれ両端に矢印が付けられているが、
実線の矢印が現在説明中の構成における１３号の流れを
示し、破線の矢印がその逆の構成を示している。

多重コノトローラ２４．２４′に対して電源が初期投入
されろと、それらの初期状態はモニターの状態になる。

すなわち、多重コノトローラ２４．２４′は両方とも受
［モードになり、直列データ線１６に５ＹＮＣバイトが
ないか調べる。多重コントローラ２４をマスター状態に
切り換えるには、その８ピツトの制御レノスタ４６をプ
ログラムしなければならない。このプログラミングは、
マイクロプロセッサ２２によって次のように行われる。

即ち、マイクロプロセッサ２２（よアドレスバス４２を
用いて多重コントローラ２４をアドレス指定し、アドレ
ス比較論理４８において、そのアドレスと入力ＡＤＤＣ
ＭＰ　１−７に設定されｔこ装置アドレスとを比較する
。マイクロプロセッサより送られｔこアドレスのＡ。ビ
ットが１ならば、ＣＮＴＬＣＯＭＰ信号が制御レジスタ
４６に対して発行され、その結果、マイクロプロセッサ
２２がライト動作（ＷＲ）を実行している時に、データ
バス４０から制御データが制御レジスタ４６に入る。制
御レレスタ４６をマスター多重機能用にプログラミング
するには、制御レジスタのビット４ｔｅ１にセットして
、多重コントローラの内部論理をリセットする。これが
完了すると、このビット４は自動的にリセットする。制
御レノスタ４６のビット２が１にセントされ、データバ
ス４０の次のバイトがベクトルアドレスレジスタ５０に
書き込まれる。これを完了すると、ビット２は自動的に
リセットする。多重コントローラをマスターとして動作
させるには、制御レジスタのピント０．１および３を１
にセントしなければならない。特に、ビット０が１の場
合、多重コントローラはマスターとなるが、そうでない
場合にはモニターとなる。

ビット１が１の状態においては、多重クロックＭＵＸＣ
ＬＫがバス１５の椋１１に送出される。ビット３が１の
場合には、割り込み論理５２が動作可能状態になる。ビ
ット５，６および７は使用されないので、任意の状態に
プログラムしてよい。

多重コントローラ２４をマスター多重コントローラとし
て動作させろように制御レジスタ４６をプログラミング
した後、多重コントローラ２４はマイクロプロセッサ２
２により再びアドレス指定され、該当するデータバイト
　（アドレスバイト）を多重レジスタ５４に書き込む動
作により多重動作が始動される。八〇が論理０のときに
、多重レジスタ５４にデータを入力するｔこめのアドレ
ス比較が論理４８において成立し、ライト（ＷＲ）！ｌ
ｌ１１作中にデータが多重レジスタ５４に入力される。

そして、アドレスバイトが多重レジスタ５４に書き込ま
れると、マスター多重コントローラ２４（よ５ＹＮＣキ
ヤラクタすなわちバイト（０００１０１１０）を直列パ
ス１６へ送出し始める。この５ＹＮＣバイトは５ＹＮＣ
レジスタ５６から送出される。マスター多重コントロー
ラ２４力）ら伝送される５ＹＮＣバイトとそれに続くデ
ータノ（イトとの同期化は、一般的な同期回路５８によ
って行オ〕ねる。乙の同期口＋１８ｓｓは、カウンタ論
理６０力）ら同期制御信号５ＹＮＣを与えられる。この
プノウンタ論理６０は、２５ＫＨｚのＭＵＸＣＬＫｌと
応答して、５ＹＮＣ信号の位相を調整する。データ綿１
６への５ＹＮＣバイトの伝送を終了すると、レジスタ５
４に格納されている１ドレスノくイト６＋レノスタ６２
によって並列直列変換されて、同期回路５８を介し５Ｙ
ＮＣバイトに続けて直列ｌ＜スζこ自動的に送出されろ
。その後、割９込み信号ＩＮＴ＊が発生する。

乙の割り込み信号ＩＮ丁＊は、マイクロプロセッサ２２
に対して現在の処理を中止し、多重コントローラ２４の
サービスを行うように要求する。

カウンタ論理６０からＴＩＮＴＲＱ（；ｉ号ｈ５出て割
り込み判定論理６４に印加され、さらに、そこｈ）ら割
り込み要求信号として割り込みレジスタ論理５０に与え
られ、信号Ｉ　ＮＴ＊としてマイクロプロセッサ２２へ
伝達される。マスター多重コントローラ２４によって割
り込みが要求された後の成る時点で、マイクロプロセッ
サ２２は゛割り込み応答”（Ｍ＋才およびｌ０ＲＱ＊ｌ
を送出する。

この期間に、マスター多重コントローラ２４の割り込み
レジスタ論理５２は、割り込み要求中の優先順位が最高
の装置を決定する。ここて決定される装置とは簡単にｂ
えば、割り込みイネーブル入力ＩＥＩが論理１て、割り
込みイオープル出力ＩＥＯが論理０となっている装置で
ある。第３図Ｂから明らかなように、マスター多重コノ
トローラ２４のＩＥＩ入力は＋５■に接続され、またＩ
ＥＯ出力はモニター多重コノトローラ２４′のＩＥｌ入
力と接続されている。割り込みレジスタ論理５２は、Ｉ
ＥＩ入力が論理１の時には、他の優先順位の高い装置は
マイクロプロセッサ２２の割り込み処理ルーチンによる
サービス中ではないと判断するように構成されている。

また、割り込みレジスタ論理５２から出るＩＥＯ信号が
論理１になるは、多重コントローラのＩＥ＋入力が論理
１で、かつマイクロプロセッサ２２がその多重フントロ
ーラからの割り込みを処理していない場合だけである。

従って、マイクロプロセッサ２２がその多重コントロー
ラからの割り込みを処理している時にＩｔ、その多重コ
ントローラのＩＥＯ信号は論理０であるので、それにつ
ながっている他の多重コントローラのＩＥＩ入力は論理
０にされ、かくして後者の多重コノトローラの割り込み
処理の優先順位が下げられる。このような割り込み順位
のディノーチェーンを安定化させるｔこめに、Ｍ１＊が
アクティブ（０）の時には、多重コントローラの割り込
み要求ステータスの変化が抑止される。最高順位の多重
コントローラは、°“割り込み応答゛の期間に、割り込
みベクトルアドレスレジスタ５０の内容をデータバス４
０に乗せる。マスター多重コントローラは、その割り込
みが受け付けられると“サービス中″の状態になる。乙
の多重コントローラのＩＥＯば、割り込みリタ〒ン命令
（ＲＥＴ　Ｉ　＝ＥＤｈ４　Ｄ、）が実行されるまでＬ
ＯＷ状態を保ち、一方この多重コントローラのＩＥＩは
論理１である。割り込み要求が受け付けられない場合、
多重コントローラ２４がＯＰコード゛’ＥＤ６″をデコ
ードしてから、Ｍ１＊の１サイクル期間ＩＥＯはＨＩ　
Ｇ　Ｈにされる。このような動作により、２バイトのＲ
ＥＴＩ命令が適当な多重コントローラによって確実にデ
コードされるようになる。

マイクロプロセッサ２２は割り込みを受けた時に、１バ
イト時間（ｏ、３２ｍ５ｌでコマンドバイトを多重レジ
スタ５４に書き込む。もし、多重レジスタ５４にデータ
が書き込まれる前にこの時間が経過してしまった場合は
、直列バス１６上のアドレスバイトに続くデータは無効
となる。アドレスバイトの場合と同様に、レジスタ５４
からコマノドバイトが並置／直並変換レジスタ６２を経
由し、データ多重化同期回路５８、ＣＲＣデータ多重ゲ
ート６６および送信回路６８を通って直列データ締］６
へ出力される。

レジスタ６２から直列のアドレスバイトおよびコマンド
データバイトが直列データ線１６に読み出されている間
に、それらのバイトは５ＤＡＴＡ＃２Ｍを通じて排他的
論理和ゲート７０にも送られる。乙の排他的論理和ゲー
ト７０の出力は、ＣＩｔＧ計算レジスタ７２の１つの入
力段に接続されている。この排他的論理和ゲート７０は
、ＣＲＣ計算レジスタ７２の選択されｔこ１つの出力を
他方の入力に与えられ、前述の米国特許出願（出願番号
用４６９，５９１号）に述べられているところに従いＣ
ＲＣ計算機能を遂行する。コマンドバイトの伝送直後に
、ＣＲｃｇ［レジスタ７２にＣＲＣバイトがずでに生成
されており、このＣＲＣバイトはＣＲＣデータ多重ゲー
ト６６を通じて直列に読み出される。この時には、ＣＲ
Ｃデータ多重ゲート６６は、カウンク論理６０からのＣ
ＲＣワード選択信号ＣＷＳによってイネーブルされてい
る。

上記送信モードを完了すると、マスター多重コントロー
ラ２４は直ちに受信モードに自動的に切り替わる。この
受信モードにおいては、ＲｅｍｕＸ（遠隔多重コントロ
ーラ）アドレスバイトが最初のキャラクタとして受信さ
れ、その後に割り込みが起こって、そのバイトの読取時
刻である旨がマイクロプロセッサに通知される。そうす
るとマイクロプロセッサは、０．３２ｍ５の時間でその
アドレスバイトを読み込む。その後、このアドレスバイ
トは無効となる。マスター多重コントローラ２４にまり
線１６から受信されたデータは、まず受信バッファ回路
７４に入り、次に論理ゲート回路７６を通じて直列並列
レジスタ６２に送られろ。論理ゲート回９７６に入力さ
れる送（５／受信制御信号ＴＬＲＥＣＮＴＬは、受信デ
ータＲＤＡＴＡが並置／直並変換しジスク６２に送られ
るようにし、またこのデータが排他的論理和ゲート７０
の１つの入力に送られ、受信モード期間にＣＲＣバイト
計算に使用されるように制御するものである。

受信モードにおいては、２番目のバイトはＲｅｍｕｘ（
遠隔多重コントローラ）応答バイトであり、これは遠隔
アドレスバイトと同一の手順で受信される。この場合も
割り込みが生じ、マイクロプロセッサ２２に有効なデー
タを読み取り得ることを知らせる。マスター多重コント
ローラ２４によって最後に受信されるバイトは、遠隔多
重コントローラのＣＲＣバイトである。このＣＲＣバイ
トは、受（Ｍモード期間の受信データストリームからＣ
ＲＣ計算レジスタ７２によって生成されたバイトと比較
される。この２つのＣＲＣバイトが一致する場合には、
マスター多重コントローラのステータスレジスタ７８の
ビット０は０となる。一方、２つのＣＲＣバイトが一致
しない場合は、ステータスレジスタ７８のビットＯは１
となる。また、割り込みが再び発生し、ステータスレジ
スタの読み取りをマイクロプロセッサ２２に指示する。

ステータスレノスタフ８の読み込みがなされると、この
ステータスレジスタ７８はリセットされる。

ステータスレジスタ７８のビット０の状態は遠隔多重コ
ントローラからのＣＲＣが正しいか誤っているかを示す
が、さらにビット１の状態は送信モードと受信モードの
何れの動作であるかを示し、ビット２の状態は後述のよ
うにモニターモードで動作している場合におけろＣＲＣ
比較の成否を示ず。ビット３の状ｉは、後述のモニター
モードで動作中に、マスター多重コントローラと遠隔多
重コント四−ラのアドレスが一致するか否かを示す。

ビット４の状態は、通信が終了したか否かの識別に用い
られる。

ステータスレジスタ７８が読みとられてリセットされる
と、マスター多重コントローラ２４は再び送信モードに
切り替わり、ｌ″のビット列を直列バス】６に送出しな
がら、次の通信を開始させるためのマイクロプロセノづ
２２からの信号ＷＲ＊を待つ。

第５図の（Ａｌから（Ｌｌのタイミング図を参照し、前
述の動作のタイミングと、マスター多重コントローラ２
４によって実行される１回の通信の各部分とを関連につ
いて説明する。第５図の（Ｋ）かられかるように、送信
モード期間においては割り込みは１回しか発生しないが
、受（ｇモードにおいては３回の割り込みが発生する。

また第５図の（Ｅ）に示すように、並列データを並直直
並変換レジスタ６２にロードするための制御（ｉ号ＤＬ
ＯＡＤは、送信モード期間においてはアドレスバイト、
コマンドバイトおよびＣＲＣバイトのそれぞれの始めに
発生ずるのに対し、受信モード期間においては直列デー
タから並列データに変換するためにアドレス式１ト、応
答バイトおよびＣＲＣバイトの終わりに発生する。マス
ター多重コントローラ２４によって受信されたＣＲＣバ
イトの正誤判定は、通信の最後のＣＲＣバイトの終わり
で信号ＣＲＣＯＫ７　（第５図の（■））によってなさ
れる。マスターアドレス／受信アドレスの比較信号Ｍ／
ＲＣＯＭＰ？は、受信モード期間に遠隔多重コントロー
ラのアドレスを受イｚし終わった時点で発生する。しか
し、この機能は、後述するようにモニター多重コントロ
ーラ２４′しか遂行しない。

さて、モニターモードの多重コントローラの動作、すな
わちモニター多重コントローラ２４′の動作について説
明する。このモニターモードになるのは、電源投入によ
り初期化される時、または制御レジスタ４６のビット０
，３に０を書き込んだ場合の何れかである。モニターモ
ードおいては、多重コントローラは受信機としてだけ働
き、マイクロプロセッサ２２に対する割り込みは全く発
生しない。また、信号Ｉ　ＮＴ＊はトライステートにな
る。ある多重コントローラがモニター多重コントローラ
２４′として確定した後、制御レジスタ４６のビット０
の出力線（バス受信制御）ＢＬＪＳＬＣＮＴＬは、マス
ター／モニター選択回路８０を制御用即ちゲート用４５
号ＭＯＮＬＹを発生させるように制御する。この１８号
ＭＯＮＬＹは、多重コントローラをマスター多重コント
ローラとして動作させるときには１となり、モニター多
重コントローラとして動作させる時には０となる。ＭＯ
ＮＬＹ４＠号は、多重コントローラがマスターとモニタ
ーの何れに割り付けられるかによって動作モードが異な
るマスター／モニター多重回路部分に与えられる。多重
コントローラがモニター多重コントローラ２４′として
割り付けられた時には、その多重コントローラは受信機
としてだけ動作するので、”５ＹＮＣサーチ”状態とな
り、直列データ線１６の“下流”端で５ＹＮＣバイトの
受信を待機する。５ＹＮＣバイトが受信されると、それ
は５ＹＮＣ検出論理６３によって認識され、モニター多
重コントローラは初期化され、直列バスより後続の３バ
イトを受け付は可能になる。５ＹＮＣバイトの後で最初
に受（ｎされるバイトは、マスター多重コントローラに
より送信されたＲａｍＵＸアドレスである。このアドレ
スバイトは、後に、応答する遠隔多重コントローラ１４
より送られるアドレスバイトと比較するため、データバ
ッファである多重データレジスタ５４に格納される。

また、このアドレスバイトは、論理ゲート回ｌＮ１１７
６および排他的論理和ゲート７０を介して、ｃＲＣ計算
レジスタ７２へ送られる。次に受信するバイトは、マス
ター多重コントローラ２４からのコマンドバイトであり
、これは論理ゲート回＠７６および排他的論理和ゲート
７０を介し、モニター多重コントローラのＣＲＣバイト
の値を決定するためにＣＲＣ計算レジスタ７２に入力さ
れる。３番目に受信されるバイトは、マスター側のＣＲ
Ｃバイトである。このＣＲＣバイトも、論理ゲート回路
７６および排他的論理和ゲート７０を介してＣＲＣ計算
レジスタ７２へ送られ、前記ＣＲＣバイトと一致するか
否か判定される。ＣＲＣバイトが一致する場合は、ステ
ータスレジスタ７８のビット２は０にセットされ、一致
しない場合はステータスレジスタ７８のビット２に１が
セットされる。このような動作を終わると、ＣＲＣ計算
レジスタ７２（ま自動的にクリアされる。

モニター多重コントローラ２４′によって４番目に受信
されるバイトは、応答中の遠隔多重コントローラ１４よ
り送られたアドレスバイトである。

このアドレスバイトは、マスター多重コントローラ２４
から前に送られて現在身重データレジスタ５４に格納さ
れているアドレスバイトと比較される。この２つのアド
レスバイトの比較はアドレス比較論理８４によって行わ
れるが、このアドレス比較論理８４は、多重コントロー
ラがモニター多重コントローラ２４′として動作してい
る場合に限り活動状態となるものである。この２つのア
ドレスバイトが一致する場合は、ステータスレンスタフ
８のビット３は０にセットされる。一致しない場合はス
テータスレレジスタ７８のピント３に１がセットされる
。モニター多重コントローラ２４′によって４番目に受
信されたバイトは、論理ゲート回！！７１７６および排
他的論理和ゲート７０を通じてＣＲＣ計算レジスタ７２
に入力され、ＣＲＣバイトの決定に用いられる。モニタ
ー多重コントローラ２４によって５番目に受信されるバ
イトは、応答中の遠隔多重コントローラ１４により発行
された応答バイトである。この応答バイトは、ＣＲＣエ
ラーバイトの決定のために、論理ゲート回路７６および
排他的論理和ゲート７０を通じてＣＲＣ計算レジスタ７
２に入力される。

モニター多重コントローラ２４′が５番目に受信するバ
イトは、応答中の遠隔多重コントローラ１４より送られ
たＣＲＣバイトである。このＣＲＣバイトは論理ゲート
回路７６および排他的論理和ゲート７０を通過し、ＣＲ
Ｃ計算レジスタ７２に格納されているＣＲＣバイトと比
較される。遠隔多重コントローラから伝送されたＣＲＣ
バイトが、モニター多重コントローラ２４′の内部で計
算されたＣＲＣバイトと一致する場合は、Ｏがステータ
スレジスタ７８のビット０にセットされるカ、不−ｆｉ
の場合は、ステータスレジスタのビット０に１がセット
される。このような処理が完了すると、再び５ＹＮＣサ
ーチモードとなり、新たな動作を開始可能となる。

モニター多重コントローラ２４′は、マイクロプロセッ
サ２２に対して割り込みを発生する乙とはできないが、
その代わりマイクロプロセッサは各処理の後で、モニタ
ー多重コノトローラ２４′に照会し、モニター多重コン
トローラによって行われたアドレスチェックおよびＣＲ
Ｃチェックの結果が、マスター多重コントローラ２４と
遠隔多重コントローラ１４との間の伝送が正しく行われ
たことを示しているか否かを確認する。これらのチェッ
クの一方または両方がヱラーを示している場合は、マイ
ク豐プロセッサ２２は様々な修正処。

理を実行することができる。

多重コンピュータ１２による多重システム１０の集中制
御を詳しく説明する前に、１つの遠隔多重コントローラ
１４を代表として取り上げ、その回路について第１図お
よび第６図を参照し幾分詳しく説明する。まず第６図を
参照して説明する。

この図には、代表として選んｔ！１つの遠隔多重コン２
・ローラ１４が機能ブロック図として示されている。遠
隔多重コントローラは、ここで説明する必須機能を果す
ように構成したＬＳＩゲートアレイ論理である。各遠隔
多重コントローラ１４は、並列“Ｔ”接続を介して多重
バスループ１５の４本の線１６−１９のそれぞれと接続
される。＋５ｖ線および接地線も当然設けられているが
、図示されていない。遠隔多重コントローラ１４を多重
データ線と接続する双方向データ線は符号１６′によっ
て示されており、遠隔多重コントローラをＭＵＸＣＬＫ
線１７と接続する線は符号１７′で示されている。＠１
７’にはＭＵｘＣＬＫのバッファリング用回路１２０が
設けられている。同様に９１６’には、受信バッファ回
路１２１および送信バッファ回路１２２が互いに逆向き
に接続されている。線１６′の入力データおよび線１７
′のＭＬＩＸＣＬＫは、それぞれ８ビツトの直並／並直
変換シフトレジスタ１２５に入力される。このシフトレ
ジスタ１２５は、制御信号ＣＲＴＬに応じて、データを
一方の形式から他方の形式に変換するためのものである
。第６図において用いられている制御信号ＣＲＴＬは、
制御論理１２８によって与えられるものであり、様々な
制御機能を有する。以下、その各種制御機能について説
明する。

多重バス１５に接続された各遠隔多重コントローラ１４
は、マスター多重コントローラ２４からの５ＹＮＣバイ
トの受信を待つ。この５ＹＮＣバイトは、その後に特定
の遠隔多重コントローラ１４に宛てた、またはそうでな
い通（ｇが続く事を示す合図として扱われる。５ＹＮＣ
バイトは多重データ線１６′により受信され、レジスタ
１２５に入ってパス１３０を介し並列に制御論理１２８
に入力する。この制御論理１２８は、５ＹＮＣバイトの
パターンを認識すると制御１９号を発生する。その結果
、各遠隔多重コントローラ１４は同期がとられ、マスタ
ー多重コント四−ラ２４からの通イにデータの次のバイ
トを受信する。このバイトは、特定の遠隔多重コントロ
ーラ１４のアドレスを含むアドレスバイトである。

各遠隔多重コントローラ１４は、予め割り当てられた別
々のアドレスをアドレスラッチ回路１３２に格納してい
る。このアドレスランチ回路１３２と、そこにアドレス
を予めプログラムする乙とに関しては後に詳しく説明す
る。直列データ線１６′を通じて受信されたアドレスバ
イトは、制御論理１２８により、予めアドレスランチ回
＠１３２に格納されているＲｅｍｕｘアドレスと比較さ
れる。このアドレスが一致するのは、遠隔多重コントロ
ーラ１４の中のたｔ！１つについてｔ！けであり、従っ
て、それ以外の遠隔多重コントローラは当該通信のこの
時点以降に関しては実質的に関与しなくなる。しかし、
実際にアドレス指定されｔこ遠隔多重コントローラ１４
については、双方向データ伝送が継続する。

マスター多重コントローラｚ４からのアドレスバイトの
受信期間に、マスター多重コントローラ２４およびモニ
ター多重コントローラ２４′の場合に説明した手順によ
り、アドレスバイトはＣＲＣデータ多重回路１３４およ
び排他的論理和ゲート１３６を介してＣＲＣ計算検査回
路１３８に入力される。ある遠隔多重コントローラ１４
が指定中の特定の遠隔多重コントローラであると判定さ
れると、次の入カバイト即ちコマンドバイトも、ＣＲＣ
データ多重回路１３４および排他的論理和ゲート１３６
を通じてＣＲＣ計算検査回路１３８に入力される。直並
／並直変換シフトレノスタ１２５は、コマンドバイトの
８ビツトをＡ側まｋはＢ側のラッチ出力口＠１４０Ａま
たは１４０Ｂに入力し、付加的なデコードの後にラッチ
させる。

またコマンドバイトは、一定の幾つかの制御動作、例え
ばＡ側まｔこはＢ側スイッチの読み取り、必須スイッチ
の読み取勺、診断バイトの読み取りを行うために、バス
１３４を介して制御論理１２８に入力される。前に述べ
ｔこように、各遠隔多重コントローラ１４は２つの部分
、即ちＡ側とＢ側に分けられている。特定の遠隔多重コ
ントローラ１４は、それ以外の遠隔多重コントローラ１
４に対し固有な一つの１ドレスを持っているが、特定の
遠隔多重コントローラのＡ側とＢ側の識別はアドレスの
最下位ビットが偶数であるか奇数であるかによって為さ
れる。最下位ビットがｆｌＩＩ数ならばある遠隔多重コ
ントローラ１４のＡ側を指定してお９、最下位ビットが
奇数ならばその遠隔多重コントローラのＢ側を指定して
いる。制御論理１２８の内部論理で最下位ビットの奇偶
判定を行うことができるので、アドレスランチ回路１３
２はアドレスの最下位ビットを除く７ビツトを出力する
だけでよい。アドレスバイトとコマンドバイトが遠隔多
重コントローラ１４によって受（２されｔこ時には、Ｃ
ＲＣ計算検査回路１３８にＣＲＣの計算値がめられてい
る。次に受信されるバイトは、マスター多重コントロー
ラ２４より送信されたＣＲＣバイトであり、これはＣＲ
Ｃデータ多重回路１３４および排他的論理和ゲート１３
６を介してＣＲＣ計算検査回路１３８に入力され、２つ
のＣＲＣバイトの一致判定が行われる。乙の２つのＣＲ
Ｃバイトが一致しない場合は、既に受信されているコマ
ンドバイトは実行されない。しかし、ＣＲＣが一致した
場合は、以下のコマンドの中の１つが実行される。

（１）Ａ側のチャタリング抑圧後のすべてのスイッチ入
力を送信する。

（２）Ｂ側のチャタリング抑圧後のすへてのスイッチ入
力を送信する。

（３）偶数アドレス用の診断バイトを送信する。

（４）奇数アドレス用の診断バイトを送（２する。

（５）Ｂ側のチャタリング抑圧がなされていないスイッ
チ入−力を送信する。

（６）Ａ側またはＢ側の一特定の出力線に１を出力する
。

（７）Ａ側またはＢ６ＩＪの特定の出力線に０を出力す
る。

（８）Ａ側またはＢ６ＩＪの８本の出力線すべての１に
出力する。

（９）Ａ側またはＢ側のすべての出力線に０を出力する
。

これらのコマンドを実行するには、直列のコマンドバイ
トを並列データに変換してバス１３０を介し制御論理１
２８に入力することにより、Ａ側またはＢ側のラッチ出
力をある特定の状態に設定する必要がある。すなわち、
ゲート回Ｗ１１４２が、Ａ側のチャタリング抑圧スイッ
チレジスタ回路１４４ＡＳＢ側のチャタリング抑圧スイ
ッチレンスタ回＄１４４Ｂ、または必須スイッチレジス
タ回路１４６の何れかから与えられる入力スイッチ状態
を、並列バス１４８を介して並置／直並変換シフトレジ
スタ１２５へ伝達できるような状態に、Ａ側またはＢ側
のラッチ出力回路を設定する必要がある。さらに、制御
論理１２８の制御信号ＣＴＲＬは、シフトレジスタ１２
５を特定の診断バイトを送出するような状態に制御する
こともある。

マスター多重コントローラ２４と遠隔多重コント四−ラ
１４との間のハンドシェイク処理の応答部分は、応答中
の特定の遠隔多重コントルーラ１４、さらにそのＡ側ま
たはＢ側を識別するアドレスバイトから始まる。このア
ドレスはアドレスラッチ回＃１３２および制御論理１２
８から得られ、これはシフトレジスタ１２５に並列にロ
ードされ、直列線１５０にシリアルにノットアウトされ
、送信バッファ回路１２２を介して多重データ線６′へ
送出される。このように遠隔多重コントローラのアドレ
スを返送する期間に、このアドレスは前述のような手順
でＣＲＣデータ多重回路１３４および排他的論理和ゲー
ト１３６を介してＣＲＣ計算検査回路１３８にも入力さ
れる。遠隔多重コントローラ１４により次に送信される
応答バイトは、既に受信されたコマノドバイトに対して
遠隔多重コントローラによりなされた応答を示すように
様々にコード化される。例えば、Ａ側またはＢ６！１の
チャタリング抑圧スイッチ入力（１４４Ａまたは１４４
Ｂｌ　、もしくは必須スイッチレジスタ回路１４６から
与えられる非チャタリング抑圧Ｂ側スイッチ入力の何れ
かが要求された場合には、８ビツトの応答バイトの各ビ
ットが８つの入力スイッチの対応する１つの入力状態を
示している。その他の前述の各コマンドに対する応答は
、それぞれ指令された出力動作がなされた旨の肯定応答
を示すように符号化された固有の８ビツトのバイトであ
る。後者に関しては、出力ラノチが監視されて、それら
が指令された状態に設定済みであることが判定され、そ
して了解を示すコードが作成されて送信される。アドレ
スバイトの場合と同様ように、応答バイトはシフトレジ
スタ１２５で作られ、線１５０に直列にノットアウトさ
れ、線］６に送り出される。同様に、応答バイトはＣＲ
Ｃ計算検査回路１３８に入力され、回答ＣＲＣバイトが
決定される。このＣＲＣバイトが組立てられると、乙の
ＣＲＣバイトはバス１５２、ゲート回路１２２およびバ
ス１４８を介して並列にシフトレジスタ１２５に入力さ
れ、線１５０を介して多重データ線１６′へ直列伝送さ
れる。遠隔多重コントローラ１４からのＣＲＣバイト伝
送が終了すると、その通信は完了し、その遠隔多重コン
トローラは、マスター多重コントローラ２４からの次の
ＳＹＮＣバイト、および特に当該遠隔多重コントローラ
のアドレスの受信を待つ状態に戻る。言うまでもなく、
遠隔多重コント四−ラには、電源投入の度に内部回路を
リセットするための電源投入リセット回路（図示せず）
が設けられている。

遠隔多重コントローラ１４へのスイッチ入力信号の供給
に関して、本発明の一態様を第６図、第７図および第８
図において説明する。第６図かられかるように、線１７
′にて受信されるＭＵＸＣＬＫは分周Ｗ１１１３７によ
ってｌ／３２８分周された後、内部綿１７″を介して、
Ａｌ１１１のチャタリング抑圧スイッチレジスタ回路１
４４ＡおよびＢ側のチャタリング抑圧スイッチレジスタ
回路１４４Ｂへ与えられる。このレジスタ回路１４４Ａ
、１４４Ｂはそれぞれ、同期クロッキングされるチャタ
リング抑圧回路を８個有する。乙のチャタリング抑圧回
路は、単投スイッチから入力を受けて、遠隔多重コント
ローラの応答バイト期間における伝送に関係する他の回
路ヘチャタリング抑圧信号を供給するものである。また
第７図には、必須スイッチレジスタ回路１４６に含まれ
ている必須スイッチ入力１４６，０１つが示されている
。Ａ６１および８６１のチャタリング抑圧スイッチレジ
スタ回Ｗ１１４４Ａ、１４４Ｂの各チャタリング抑圧回
路は、それぞれ符号１４４　Ａ　１　ｒ　１４４　Ｂ　
＋で示されている。Ｂ側スイッチのそれぞれに関係する
チャタリング抑圧回路１４４　Ｂ、は、Ａ側スイッチの
チャタリング抑圧回路１４４　Ａ　＋と同一であるので
、Ａ側スイッチ用のチャタリング抑圧回路１４４＾１に
ついてだけ詳しく説明する。単投スイッチを用いてディ
ジタル論理系、特に同期クロッキングされる論理系に制
御信号を入力する場合、１回のスイッチ操作によってス
イッチが多数回開閉し、それにより指示が不正確になら
ないようにするために、スイッチ操作によって得られる
信号にパチャタリング抑圧“を施すと効果的である。図
示の実施例においては、入力スイッチ１６０の多くは単
極単投の瞬時接触型であるから、スイッチのチャタリン
グ問題は重要である。したがって、このチャタリング抑
圧回路１４４Ａ、は、単極または禎数極の単投スイッチ
の操作を検出して、遠隔多重コントローラ１４の内部回
路まｔこは七のたの同様回路で使用するための、ノイズ
のないチャタリング抑圧された同期化信号を供給する用
途に特に好適である。

単投スイッチ１６０の一方の端子１６１は接地され、他
方の端子は入力バッファ１６３を通して排他的論理和ゲ
ート１６４の一方の入力に結合されている。＋５ｖが抵
抗Ｎ１６６を介して入力端子１６２に印加され、スイッ
チ１６０は常開状態中は、その入力側を論理１に保持さ
れる。たｔ！シ、チャタリング抑圧口Ｉ８１４４　Ａ　
＋は、常閉の単投スイッチに対しても同様に適すること
は明らかである。排他的論理和ゲート１６４の他方の入
力には、Ｄ−フリップフロップなどのランチ１７０のＱ
出力が腺１６８を介して結合される。排他的論理和ゲー
ト１６４の出力は、線１７１を介してＮＡＮＤゲート１
７２とＡＮＤゲート１７４のそれぞれの入力に結合され
る。遠隔多重コントローラ１４の他の内部回路と同期を
とるために、線１７′を通じて遠隔多重コントローラに
印加されるＭＵＸｃＬＫ（ｉｉ号は１ｌＩＩＩＩ！ｌ論
理１２８ｉよって処理され、Ａ個入力の照会中に１８０
°位相が異なるＡＣＬＫ信号とＡＣＬＫ＊信号が作られ
、またＢ個入力の照会中に互いに１８０°位相が異なる
ＢＣＬＫとＢＣＬＫ＊の各信号がつくられる。ＢＣＬＫ
信号は５１７５を介してＮＡＮＤゲート１７２のもう一
つの入力に印加される。ＮＡＮＤゲート１７２の３つ目
の入力には、線１７６を介してラッチ１７８のＱ出力が
供給される。ＡＮＤゲート１７４の他方の入力は、Ｄ−
フリップフロップなどのラッチ１７８のＱ＊比出力線１
７９を介して供給される。ＡＮＤゲート１７４の出力は
、綜１８０を介してラッチ１７８のＤ入力に結合される
。ＡＣｔＫ＊信号は４＠１８１を介ｕｒ５ッチ１７Ｂ（
ＤＣＬＫ入力に与えられる。ＮＡＮＤゲート１７２の出
力は線１８４を介してラッチ１７０のＣＬＫ入力に与え
られ、このラッチのＱ＊比出力！１１８５を介してそれ
自体のＤ入力に結合される。最後に、随時発生するプリ
セット信号が、ｉｌｌ　ｚ　８６を介してラッチ１７０
，１７８の非同期クリア（ＡＣ）入力に印加し得るよう
になっている。

次にチャタリング抑圧回路１４４Ａ、の動作を説明する
が、その際、回路内の幾つかの点における信号波形を示
した第８図のタイミング図を主として参照する。第８図
の各タイミング波形は、第７図における対応する信号線
などの符号によって示されている。端子１６２に現れる
スイッチ１６０からの入力は、スイッチが駆動されるま
て通常ＨＩＧＩ（となるように表されており、スイッチ
操作と同時にこの入力はＬＯＷとなる。しかし、スイッ
チのチャタリング（跳躍）により、Ｔ、の間、何回か交
互にＨＩＧＨおよびＬＯＷの論理状態となる。乙の入力
信号１６２は排他的論理和ゲート１６４に印加されるが
、それにより得られるチャタリング抑圧出力信号１６８
も排他的論理和ゲート１６４に入力される。これら２つ
の信号が等しい間、すなわち両方が１または０の間は、
排他的論理和ゲート１６４の出力１７１は論理０となり
、ランチ１７８，１７０は変化しない。排他的論理和ゲ
ート１６４に入力される２つのイ二号が相違すると、そ
の出力１７１は論理１となる。その場合、排他的論理和
ゲート１６４の入力信号が相違する期間が、回路の捕獲
時間窓Ｔ、ｂ＋Ｔ、を越えるならば、ラッチ１７８，１
７０の状態が変化する。ここで、ＴａｂはＤＣＬＫ信号
の立ち下がり間隔である。またＴｏは、スイッチ操作に
よりスイッチ入力信号１６２が最初に立ち下がった時点
からＡＣＬＫ信号が次に立ち下がる時点（またはＡＣＬ
Ｋ＊信号が立ち上がる時点）までの時間である。ＡＣＬ
Ｋ信号は、前に言及したようにチャタリング抑圧回路用
のクロックであって、ＭｔＪＸＣＬＫから作られる。乙
のＡＣＬＫ信号の立ち下がりは、入力データの遷移が要
求されるＭＵｘＣＬＫのエツジと時間的に一致している
。スイッチ１６０を操作するとスイッチ入力信号１６２
変化するが、その変化はＡＣＬＫとは非同期に起こる。

この入力の非同期時間をＴｌｌで表す。これは０かまた
はそれより大きいが、Ｔ、にと等しいかまたは小さい。

排他的論理和ゲート１６４の出力に現れる信号１７１が
、スイッチ操作後の次のＡＣＬＫ周期の間、論理１状憇
であると、ラッチ１７０のＱの出力１８９は、そのＣＬ
Ｋ入力に現れるクロック信号１８４により状態を反転す
る。その結果、ラッチ１７０のＱ出力１６８はスイッチ
入力信号１６２と同じ論理状態であるのて、排他的論理
和ゲート１６４の出力１７１は再び０になる。何れにし
てもラッチ１７８は、スイッチ操作後の２つ目・のＡＣ
ＬＫ＊パルスてクロッキングされる時に、Ｑ実力１７６
を０に反転し、ＡＮＤゲート１７４と関連してスイッチ
入力信号１６２の次の変化を検出することになる。普通
、当該法の変化は、スイッチが開いて信号１６２が論理
】に戻ることである。しかし、その変化が起きるまでの
間隔は一般に、スイッチの構造およびその操作時間に依
存する。例えば、図ではスイッチ入力の波形１６２はＡ
ＣＬＫの２，３周期後にスイッチが開くように描かれて
いるが、そのスイッチが瞬時接触タイプで使用者がスイ
ッチを押し統けｔこ場合には、スイッチ入力信号が復帰
するまでの間隔はさらに長くなる。まｔこ、さらに指で
スイッチを押すのを辞めても、スイッチは操作状態のま
まになる場合がある。この場合には、上記操作間隔はス
イッチを手動で開くまで続くことになろう。

以上の説明から明らかなように、捕獲時間Ｔａｂ十Ｔ、
を越えないスイッチ入力信号１６２の状態変化が、チャ
タリングなどによって生しても、ラッチ１７０の出力の
１６８は反転しない。したがって、遠隔多重コントロー
ラ１４の他の回路に、誤った入力信号が入力することが
なくなる。このようになるのは、状態変化を起こすスイ
ッチ操作の後の２つ目のＡＣＬＫパルスが生ずる前に、
排他的論理和ゲート１６４の出力信号１７１が論理０状
態に復帰するからである。

と２ように、チャタリング抑圧回ｕ　１４４　Ａ　＋の
出力１６８はノイズのないチャタリングが抑圧された入
力（ｇ号であり、ＡＮＤゲート１９０などの論理に与え
、Ａ側人カスイノチの照会中に供給されるゲート信号１
９２によって、遠隔多重コントリーラ１４の他の関連部
分へＡＮＤゲート１９０を通し送る乙とができる。前に
述べたように、Ｂ側の各スイッチ入力に対するチャタリ
ング抑圧回路１４４Ｂ、も、以上説明した所と同様であ
る。

以下に、本発明のもう１つの特徴を詳細に説明する。入
カスイノチの幾つかは、所謂゛°必必須様機能関係する
。このような必須機能の例としては、前照灯および尾灯
などの外部照明、警告灯、キーレス乗車システムなどが
ある。多重システム１０の様々な部分が、後述する本発
明の実施態様による゛睡眠゛モードにされろ場合がある
のて、チャタリング抑圧回路１４４Ａｌ、１４４Ｂ、だ
けを用いるチャタリング抑圧動作と入力信号のラッチ動
作のｔこめに必要なＡＣＬＫ、ＢＣＬＫなどのクロック
信号を、供給する乙とができない場合がありうる。従っ
て、′必須パ入カスイッチは、第６図に示す必須スイッ
チレジスタ回路１４６にも入力でさるようになっている
。この必須スイッチレジスタ回路の１つが第７図に符号
１４６．として詳しく示されている。説明の便宜上、本
システムのすべての必須スイッチがＢ個入力に関連して
いるとらのスイッチ入力信号１６２は、腺１９４を介し
て１つの必須スイッチ１／ジス々１４６．に伝達される
。すなわち、一般的なラッチ回路を構成するように交差
結合された一対のＮＡＮＤゲート１９５．１９６の一方
の入力に与えられる。乙のレジスタ１４６１の他方の入
力は、リセット信号Ｒ３ＴＥＳＷ＊であり、これはこの
レジスタを照会後にリセットするｔ二めに線１９７を介
して与えられる。必須スイソチレンスタ回路１４６１の
出力信号はリード線１９８に現れ、スイッチ操作に従っ
て保持され照会されるのを待つ。

本発明のもう１つの特徴は、集積ディジタル素子を自動
的に自己アドレッシングするための技術および回路を備
えている乙とである。さらに詳細には、この自己アドレ
ッシング回路は、入出力に利用可能なパッケージ・ピン
が重要な関心事となる大規模集積回路に特に好適である
。現在説明している多重方式１００例においては、各遠
隔多重コントローラ１４を構成するＬＳＩゲートアレイ
について、そのような状況が存在する。したがって本発
明にあっては、Ａ側うッチ出力１４０Ａの出力に用いら
れるのと同じ入出力ボートを利用しテ、　ＷａＶＡ多Ｔ
１コントローラ１４のアドレスランチ回路１３２に（第
６図）にアドレスを設定するようにしている。図におい
ては、ラッチ１３２にアドレスは７ビツトしか入力され
ず、一方、ランチ出力回路１４０Ａの出力用にはピンが
８本設けられているが、乙のピンの全数すなわち８本を
、この出力回路およびアドレス入力回路で利用できるこ
とは当然である。第９図には、例えば遠隔多重コントロ
ーラ１４としての集積回路素子に実際に設けられている
信号ピンにおいて、デジタル制御出力および様々のアド
レス入力を時分割するための回路が一般化されて示され
ている。Ｎ本の入出力ビン２００が、データの時分割出
力およびアドレスの時分割入力に利用きれると仮定する
。この場合１１、以下に述べるアドレス共通パスとして
、もう１本の入出力ピン２０１を用意する必要がある。

抵抗Ｎ２Ｏ２およびコンデンサ２０４から成る一般的な
外部電源投入リセット回路は、電源投入リセット信号Ｆ
ＯＲを発生する。この電源投入リセット信号ＦＯＲは、
遠隔多重コントローラ１４に対する一般的な入力信号で
あり、そのために一般に設けられているピン２０６を介
して入力され、　−インパーク、２０８によって整形反
転された後、リセット信号２１０として遠隔多重コント
ローラ１４としての集積回路内の他の様々な部分へ送ら
れる。また信号２１０はトライステート素子２１２のイ
ネ−プルゲート入力に印加される。このトライステルト
素子２１２の入力は接地点（論理Ｏ）に接続され、出力
は腺２１４を介してアドレス共通入出力ピン２０１に接
続される。リセット信号２１０の反転信号は、インバー
タ２］８の出力線２１６に得られる。

Ａ側うッチ出力回路１４０Ａは８個のラッチ２２０から
成り、またアドレスラッチ回路１３２は７個のアドレス
ラッチ２２２から成る。従って、第９図においては、Ａ
側出力用の各Ｄ−フリップフロップ・ランチ２３０は、
各Ｄ−フリノブフロツブ・アドレスビット・ラッチ２３
２とグループにして、破線のブロック２２０，２２２で
囲んで示している。この各機能ブロック２２０，２２２
には、トライステートの反転送信出力回路２４０、およ
び一般的構成の非トライステート反転受信入力回路２４
２から成る送受信器が設けられている。

出力ラッチ２３０のＱ＊小出力反転送信出力回路２４０
に入力され、同口ＩＩ＆２４０の出力は対応する１つの
入出力ビン２００に送られて対応するリードを通じ対応
する外部の負荷回路（図示せず）へ送られる。同様に、
反転受４５入力回路２４２の入力は回し入出力ピン２０
０に接続さｉｌ、その反転出力はアドレスラッチ２３２
のＤ入力に接続される。線２１６に現れるＲＥＳＥＴ＊
信号は、各出力ラッチ２３０の電源投入リセット（ＰＲ
３Ｔ）入力に与えられ、また各アドレスビット・ラッチ
２３２のクロック（ＣＫ）入力に与えられる。線２１６
上のＲＥＳＥＴ＊信号は、各トライステート素子２４０
　（反転送信出力口ｍｌのイネーブルゲートにも入力さ
れる。各出力ラッチ２３０のＤ入力には、遠隔多重コン
トローラ］４の内部論理より、各リード２５０を介して
ゲート信号が供給される。各ラッチ２３０のクロック入
力ＣＫには、遠隔多重コントローラ１４の内部回路より
、クロック綜２５２を介してり四ツク信号が供給される
。

最後に、遠隔多重コントローラとしての集積回路フラン
チ２３２に設定格納すべき特定のアドレスに従って、予
め選定された数のダイオード２６０が予め選定された入
出力ピン２００（ただし、必ずしも全部ではない）に接
続されている。さらに説明すれば、各ダイオードはアド
レス割り付けを設定するために用いられるものであるが
、その７ノードは対応する１つの入出力ピン２００に接
続され、またカソードは共通線２６２に接続される。こ
の共通線２６２は、アドレス共通ビン２゜１から出て、
アドレス設定用の他の各ダイオードのカソードにつなが
る。独立した各抵抗Ｎ２６４の一端が対応する１つの出
力ビン２００に接続され、他端が＋５ボルト（論理１）
に接続され、入出力ピン２０Ｇを通常、論理１の電圧レ
ベルに保持するようになっている。この論理１電圧は、
選択されたアドレス設定用ダイオード２６０のアノード
にも印加される。

以上、同一の入出力ピン２００を用い、線２１０により
デジタル制御出力／可変アドレス入力の時分割を行うた
めの回路について説明したが、この回路の動作について
、第１０図のタイミング図も参照してさらに説明する。

電源が最初に印加されｔこ時に、コンデンサ２０４は抵
抗器２０２を通じて充電され、ＲＥＳＥＴパルスおよび
ＲＥＳＥＴ＊パルスを線２１０，２］６を介して回路に
供給する。トライステート回ｆｌ！１５２］２は普通の
構成であり、通常、アドレス共通ビン２０１および線２
６２側からは高インピーダンス状態である。しかし、線
２１０のＲＥ’ＳＥＴ信号が１の時は、トライステート
回路２１２はアクティブ状態になり、アドレス共通入出
力ビン２０１および綜２６２に論理１のレベルを供給す
る。その結果、アドレスダイオード２６０が接続された
入出力ピン２００はすべて、論理０レベルにクランプさ
れる。このようにダイオード２６０が論理０レベルにク
ランプされると、そのアノード、入出力ピン２００およ
び抵抗蓋２６４の下側端も同様に論理０レベルとなる。

この抵抗器は約２．７Ωであり、この状態においては１
．ｆ＋ｍａの電流が流れる。

アドレス共通線２６２がアクティブＬＯＷ　（０）状態
になると、同時にリセットインバータ２１８の出力線２
１６もＬＯＷＩこなる。この時、線２１６の信号はトラ
イステートの反転送信出力回路２４０を高インピーダン
ス状態、すなわちＺステートにして、各入出力ピン２０
０の論理状態を各反転受信入力口＠２４２を通じて入力
できるようにし、さらに出力ラッチ２３０を初期化する
。ダイオード２６０が接続されていない入出力ピン２０
０については、各プルアップ抵抗Ｎ２６４がそれら入出
力ピンを論理ルベルに保つため、ｌが反転受信入力口＃
Ｉ２４２へ与えられる。各反転受信入力回路２４２はそ
の入力を反転させるため、各入力ビン２００の信号が論
理０の場合には論理１が各アドレスラッチ２３２に入力
され、その入力ピンの信号が論理１の場合には論理０が
各アドレスラッチ２３２Ｚこ入力される。

ＲＥＳＥＴ信号２１０が０になる時に、ＲＥＳＥＴ＊信
号２１６の立ち上がりエツジが各アドレスラッチ２３２
のクロック（ＣＫＩ入力に加わり、その結果、これらア
ドレスランチ２３２は、反転受信入力回路２４２を介し
て入力されたアドレスビットをラッチする。同時に、Ｌ
ライステート回路２１２が高インピーダンスのＺステー
トになり、また８ｓ２１６のＲＥＳＥＴ＊（ｉ号にＪ、
’ｌ、トライステート反転送（露出力回路２４０はアク
戸イブ状態にされ、その結果、入出力ピノ２００は再び
通常のデバイス出力ピンとして働くようになる。選択ア
ドレス設定のために用いられるダイ詞−ド２６０は、そ
の単方向特性により、アドレソンング用ダイオード２６
０が接続された入出力ピン２００の論理状態が、アドレ
ス共通綿２６２を介して相互に干渉し合うことを防止す
るための分離ないしステアリング機能も果す。

このように、ピン２００をデータ出力と７ドレス入力と
に時分割使用する乙とによる効果は、多重システムｌＯ
の全遠隔多重コントローラ１４がそれらのアドレスを自
動的にプログラムし、格別の初期化を行うことなく使用
可能になることである。さらに、装置設計の見地からは
、Ｎビットの１ドレツシングを行う場合に、合計Ｎ−１
本のピンを節約できるという効果がある。例えば、２５
６種類のアドレス構成を想定した場合、各デバイスごと
に８ビツトのアドレスピントが必要となろう。この場合
、普通には８本の専用パッケージピンが必要となる。ま
た極端な場合は、アドレス選択〔デバイス製造時に決定
される）以外は同一の２５６種類のデバイスが必要とな
る。他方、前述の回路によれば、既存の８本の出力ピン
が初期電源投入時の自己アドレソンングにも用いられ、
パッケージに追加しなければならないのは、アドレス共
通ピン（２０１１１本だけであるから、デバイスのピン
は７　（＝Ｎ−１１本節約されろことになる。

遠隔多重コントローラ１４の回路説明を終わっなので、
次にマイクロプロセッサ２２、マスター多重コノトロー
ラ２４およびモニター多重コントローラ２４′の間の相
互のやりとり、およびそれらの装置と遠隔多重コントロ
ーラ１４との間の直列パス１５を介してのやりとりにつ
いて、更に説明する。システムｌＯは、その多重コンビ
コータ内に冗長性を持たせて一対の選択可能な多重コン
トローラ２４．２４’　を設け、それを１つのマイクロ
プロセッサ２２によって制御させるようになっているた
め、保全性および操作性が向上している。第１に、マイ
クロプロセッサ２２の制御プログラムは、目的の遠隔多
重コノトローラ１４との間の多重チー　タ（Ｍ　Ｕ　Ｘ
　Ｄ　Ａ　Ｔ　Ａ　ｌおよびＭＵＸＣＬＫの伝送が最も
確実に行われろように、多重コントローラ２４．２４’
のマスターおよびモニターステータスを割り付けるよう
に構築される。

この目的で、２台の多重コントローラの中の一方がマス
ターとして割り付けられ、他方がモニターとして割り付
けられる。しかしプログラムが、システムの目的である
通信を行う上で必要と判断する場合には、各機能および
割り付けを逆にすることができる。換言すれば、ループ
バス１５の何処カテ多重ｆ　−夕８１６まｒ：ｌｆＭＵ
ＸｃＬＫｌｓｌ　７が断線した場合、多重コンピュータ
１２はその状況を認識してマスターおよびモニター多重
コントローラ２４．２４’の機能的な役割を切り換える
ことができる。第１１図に、多重コントローラ２４およ
び２４′を、それぞれマスターおよびモニター、または
その逆に割り付けるためのマイクロプロセッサ２２の割
り付は過程が流れ図として示されている。また第１２図
には、特定の多重コントローラをマスターとして使用し
た伝送が゛°可゛′または゛不可°′の何れであるかを
判定するマイクロプロセッサ２２の判定制御過程が流れ
図の形式％式％ まず第１１図の流れ図において、２割り付け”ルーチン
に入るための初期条件は、全システムに最初に電源を入
れた時に起こる電源投入初期化ステップ３００、または
第１２図の流れ図に示すステップ４００の結果として与
えられる割り付は要求である。いずれの場合においても
、ステップ３０２は、予め決められている遠隔多重コン
トローラのアドレッシング順序に従って、最初にアドレ
ッシングすべき遠隔多重コントローラのアドレスをめろ
。ステップ３０４において、予め選択されている一方の
多重コノトローラすなわら２４をマスターとし、他方の
多重コントローラすなわち２４′をモニターとするよう
に、多重コントローラ２４．２４’の制御レジスタが設
定される。再割り付けの必要が生じなければ、すなわち
多ｍ綿の劣化が生じなければ、上記関係はそのまま持続
する。つぎにステップ３０６て、選択されたマスター多
重コントローラ２４を介してアドレス指定した遠隔多重
コントローラとの間でデータの送受信を行う。判定ブロ
ック３０８は、その通信処理の保全性および成否をしら
べるｔ二めの１つまｔこは複数のテストをまとめて示し
ている。保全性が確立した場合には、マイクロプロセッ
サのメモリ内のフラグ３１０がセットされる。このフラ
グ３１０は、当該特定遠隔多重コントローラ宛ての通信
を、マスターとして割り付けられた多重コントローラ２
４を用いて引き続き実行することを示す。

他方、保全性判定ステップ３０８の判定結果が否定（Ｎ
ｏ’）となった場合は、ブロック３１２に示されるよう
に、指定した遠隔多重コントローラとの間で、始めに割
り付けられたマスター多重コントローラ２４により通信
を正しく完了させるための試みがなされる。そして判定
ブロック３１４にて、上記の繰り返し試行が成功したか
否かを監視する。もし試行が成功（ＹＥＳＩすれば、プ
ログラムルーチンはブロック３０８の確認出力のステッ
プに戻る。他方、Ｎ回の試行の後にも通信の保全性が確
立しない場合、マイクロプロセッサの制御プログラムは
、ブロック３１６に示すように、マスター多重コントロ
ーラとモニター多重コントローラの役割を切り替え、多
重コントローラ２４をモニターにし、多重コントローラ
２４′をマスターにする。このような機能の切り替えは
、各多重コントローラの制御レジスタの関連する段に送
られる関連ピットの論理状態を逆転させることによって
行われる。つぎにブロック３１８に示されるように、マ
イクロプロセッサのプログラムは、以前のモニター、す
なわち現在のマスターである多重コントローラ２４′を
通じて、その遠隔多重コントローラ１４との通信を最高
Ｎ回試みる。判定ブロック３２０では、再割り付けした
多重コントローラを用いて試みた通信の成否を判定する
。

もし成功ならば、ブロック３２２により次のように判断
される。すなわち、断線などにより、多重コンピュータ
は元のマスター多重コントローラ２４を通じての特定の
遠隔多重コントローラの１ドレツシングに失敗しており
、新しいマスターである多重コントローラ２４′を用い
て、その遠隔多重コントローラをアドレッシングする必
要があると判断する。ブロック３２２では、メモリ内の
複数のフラグをセットすることにより、断線を表示し、
マスターとして割り付けられた多重コントローラ２４を
通して上記特定遠隔多重コントローラと通信を行うよう
に指示する。しかし万が−、ブロック３２００判定結果
がＮｏとなった場合には、当該遠隔多重コントローラは
、ブロック３２３に示されるように、可能なＲｅｍｕｘ
７ドレス系統から除外される。

プログラムの流れが流れ図の幹部分、すなわちブロック
３１０の出口およびブロック３２４の入口に戻れば、多
重コントローラ２４または２４′を通じて、この時点ま
で１と指定されｔ二遠隔多重コントローラに達する有効
な経路が確立している。

そうでなければ、あるアドレスはシステムから除外され
ている。ブロック３２４では、すべての有効な遠隔多重
コントローラ（Ｒｅｍｕｘｌ　アドレスが割り付は済み
であるか調べられる。そうてなければ、つぎの遠隔多重
コントローラ　アトレアを得るための命令がブロック３
２６により発行され、その後、ルーチンはブロック３０
４の入口点に戻る。すべての遠隔多重コントローラに対
し割り付けが完了すると、割り付はルーチンは停止する
。

つぎに第１２図を参照して説明する。乙の図には、多重
コンピュータ１２および各遠隔多重コントローラ１４と
の間の“可”および“不可”通信に関係する判定ルーチ
ンが示されている。このルーチンの入口３５０において
は、マスター多狐：コントローラと１つの遠隔多重コン
トローラとの間で通信が行われており、マスターから送
信されたアドレスおよびコマンドと、マスターがある遠
隔多重コントリーラから受信したアドレスおよび応答が
メモリ２５に格納されている。ステップ３５０ば、マス
ターおよびモニター多重コントローラ２４．２４’の両
方のステータスレノスタを読み込むためのステップであ
る。その読み込まれた情報に基−５いて、その後様々な
判定が行われる。

まずブロック３５２で、マスターの“通信終了”フラグ
がセットされているか否かがチェックされる。もし通信
が終了していなようであれば、ルーチンはブロック３５
６，３５８，３６０，３６２から成る技へ分岐する。ブ
ロック３５６は判定論理″１通信時間待ｍ″を要求する
。ブロック３５８は、゛″再送°′回数をインクリメン
トする。ブロック３６０は、′°再送”回数が最大値に
達しなか調べる。ブロック３６２は、゛再送”回数が最
大値でなければ、メンセージを再送する。もし、“再送
”回数が最大値であれば、ルーチンは第１１図に示され
ている割り付はルーチンの゛割り付け″入口点４００ヘ
ジャンプする。

ブロック３５２において、通信が完了しているとする。

通常、そうである。この場合、ブロック３５４で遠隔多
重コントローラからマスターに送うしたＣＲＣの妥当性
判定が行われる。そのＣＲＣが妥当でない場合、すなわ
ちＣＲＣが一致しなかった場合、ルーチンは判定チェー
ンに分岐する。

この判定チェーンにおいては、まずブロック３６４で、
マスターにより受信されてマイクロプロセッサ２２に送
られたアドレスが、１６進のＦＦすなわちオール１であ
るか調べられる。乙のような条件のアドレスは無効であ
り、通常、多重データ線１６がオープンになって、論理
ルベルに引き上げられた場合にだけ生じる。そのアドレ
スがＦＦでなければ、ステップ３５８において°゛再送
回数がインクリメントされ、ステップ３６２により再送
回数が最大値になるまでメツセージが再送される。その
アドレスがＦＦの場合は、ステップ３６６において、前
半のくすなわちマスター側送信の）ＣＲＣについてのエ
ラー判定が行われろ。

エラーでなければ、゛メツセージ再送”、ルーチン３５
ｇ−３６２および４００が実行される。エラーの場合は
、ブロック３６８において、モニターステータスビット
のチェックが行われ、後半（すなわち遠隔多重コントロ
ーラの回答）のＣＲＣのエラー判定が行われる。エラー
でなければ、゛メツセージ再送”ルーチン３５８−３６
２および４００が実行される。エラーの場合は、ブロッ
ク３７０においてモニターステータスビットのチェック
が行われ、マスターおよび遠隔多重コントローラより送
信されたアドレスが不一致であるか判定される。これら
のアドレスが一致した場合は、′メソセージ再送フルー
チン３５８−３６２および４００が実行される。一致し
ない場合は、ブロック３７２において、゛°再送″回数
がある値Ｘであるか判定するためのチェックが行われる
。この“再送”回数がＸならば、第１１図の割り付はル
ーチンの入口点４００ヘジヤンプする。

再び“可−不可”処理ルーチンの幹のブロック３５４に
戻り、遠隔多重コントローラからマスターに送られたＣ
ＲＣが正常ならば、マスターの送信したアドレスと遠佑
多重コントローラからマスターが受イεしたアドレスと
の比較が行われる。この比較は、マイクロプロセッサ２
２のソフトウェアによって為されるものであり、ブロッ
ク３７４および３７６で示されている。そのアドレスが
一致しない場合は、゛メツセージ再送“ルーチン３５８
−３６２および４００が実行されるが、まずオプション
の″°高速リすレッシュ″°が行われる。

乙の゛′高速リすレッノユ”は、遠隔１［ｔコノトロー
ラの出力を回復させるため°゛リフレツシユルーチン　
（図示せず）を促進させるように働くものである。アド
レスが一致しｔこ場合には、マスターで受信されマイク
ロプロセラｆ２２へ送られた応答がブロック３８０にて
調べられ、それが１６進のＦＦであるか判定される。Ｆ
Ｆならば、′メッセージ再送”ルーチン３５８−３６２
および４００が実行される。ＦＦでなければ判定ブロッ
ク３８２へ進み、′ラインブレーク”フラグが“割り付
け”ルーチンのブロック３２２においてセット済みであ
るかチェックされる。“ラインブレーク”フラグがまｔ
！上セツトれていない場合は、ブロック３８４に進み、
モニターの“通信終了”ステータスピントがセットｌ斉
みであるか調へられる。

セット済みならば、ブロック３８６に示されるように、
次の通信シーケンスに進むことができる。

なお、モニターの゛適化終了゛′ステータスのチェック
を、判定チェーンのもっと前のほうて行っておいてもよ
い。同様に、ブロック３２２における“ラインブレーク
°′７ラグがセント済みであり、マスターおよびモニタ
ーがその状況を補うように割り付は済みであることを表
示している場合は、次の通信シーケンスに進むことがで
きる。モニターの“通信終了”フラグがセットされてい
ない場合は、ルーチンはブロック３８８の″１通信時間
待機”に分岐し、次に“メツセージ再送”ルーチン３５
８−３６２および４００へ進む。

前述の゛可−不可通信”ルーチンは複数の保全性チェッ
クを統合したものであり、断線が存在してマスターおよ
びモニター多重コントローラの再割り付けが必要である
と推定する前に、通（εの再送を何回か予め試みるため
のものである。

ここで、第１図、第２図、第３図Ａおよび第３図Ｂに詳
細に示されている本発明の１つの特徴について説明する
。これらの図には、多重システム１０を様々な期間に低
電力モードで動作させるための仕組みが示されており、
特にその１部が破線ブロックｓ００として第２図に示さ
れている。システムの電源は一般に自動車の１２ボルト
ＮＮ池であり、その容量が限られているから、多重レス
テム１０全体の消費電力をてきるだけ減らし、電源の寿
命延すように工夫されている。特に、マイクロプロセッ
サ２２、システムクロック源２８、ＲＯＭ２７、および
デコード制御論理３４、すなわち第３図Ａの全回路から
なる多重コンピュータ１２の部分（第２図の５００）の
消費電力の低減が図られている。

いわゆる“睡眠”モードによる多重システム１０の低電
力動作の機能的説明を行う前に、このモードに利用され
るマイクロプロセッサ２２の外部回路について説明する
。特に第３図Ｂを参照すると、図示の回路はすべて自動
車の蓄電池などから引き出された＋５ｖの電源電圧に常
時接続されている。この回路はマイクロプロセッサ２２
の制御に使用され、また低電力“°睡眠”モードを実行
し、その後にシステムを゛再開″させるために用いる様
々なタイミング機能を生じさせるものである。

５０ＫＨｚ発振１１Ｊ３０は一般的なＲＣ発振器の構成
であり、８段のカウンタ３２のクロック人力ＣＫＩに５
０ＫＨ１信号を供給する。とのカウンタの各段は、その
１段目のＱ６出力に２６　Ｋ　Ｈ７，０方形波信号を発
生するように接続され、この方形波信号はマスターおよ
びモニター多重コント四−ラ２４，２４’にＭＵＸＣＬ
Ｋとして与えられる。

カウンタ３２の最終段Ｑｄ出力はカウンタ３３のクロッ
ク入力ＣＫＩに接続され、リップルダウンカウントされ
る。しかし、ここで重要なことは、カウンタ３２の後半
用のリセット人力ＣＬ２、およびカウンタ３３の前半用
のリセット入力ＣＬＩは、これらカウンタ部分をリセッ
トするように働き、リセット信号が供給されたときに、
これらカウンタの計数サイクルを変更するということで
ある。

リセットパルスはマイクロプロセッサ２２によって制御
されるものであり、通常はＮＭｌ＊パルスに続いて発生
する。

カウンタ３３の第１段のＱ６出力は線５１０を介してＡ
ＮＤゲート５１２の一方の入力に与えられ、乙のＡＮＤ
ゲート５１２の出力は線５１４を介してカウンタ３３の
後半のリセット入力ＣＬに供給される。カウンタ３３の
第２段出力Ｑ、は線５１５を介してＮＡＮＤゲート５１
６の一方の入力に印加され、このＮＡＮＤゲートの出力
はＤ−フリップフロップ５１８のＤ入力に供給される。

カウンタ３３の第４段出力Ｑ、は線５１９を介してＡＮ
Ｄゲート５２０の一方の入力に与えられ、また、そＤカ
ウンタ８８の後半のクロック入力ＣＫ２に供給される。

カウンタ３３の第８段出力Ｑイは線５２２を介してイン
パーク５２３の入力に接続され、またリセット信号ＲＥ
ＳＥＴを発生する。このＲＥＳＥＴ信号は、第３図Ａの
インバータ５２４を介してマイクロプロセッサ２２に対
するＲＥＳＥＴ零入力となり、またマスターおよびモニ
ター多重コントローラ２４．２４’のＭＲ＊入力に供給
される信号ＰＩＪＲ２となる。

線５２２に現れる信号は、破線３５て囲まれたＮ源制御
回路の一方の入力となる。この電源制御回路３５は、低
電力動作すなわち゛睡眠”′モード動作の始動および停
止を行うものである。電源制御論理３５には、インバー
タ５２３の他に、Ｄ−フリップフロップラノチ５２６、
ＡＮＤゲート５２８およびＭＯＳＦＥＴなどのゲート制
御電力スイノチ５３０が含まれている。

ＡＮＤゲート５１６、Ｄ−フリップフロップ５１８．５
３２およびＮＡＮＤゲート５３４は、カウンタ３２，３
３と協動して後述するように２０ｍ５間隔で割り込み信
号を発生し、また第２図のパルス発生回路３６に応動す
る論理を構成している。

通常動作中においては、Ｄ−フリップフロップ５１８は
、マイクロプロセッサ２２のプログラム動作を制御する
ためのマスク不可能割り込み信号−ＮＭＩ＊を発生する
。乙のＮＭＩ＊信号は、システムＩζ初めて電源が投入
されてリセットパルスＰＵＲＩが発生してから２０ｍ５
後に、最初に発生する。その後は、マイクロプロセッサ
が電源を入れられ通常の動作を行っている期間に、ＮＭ
Ｉ＊割り込み信号は２０ｍ５間隔で発生する。ＮＭＩ＊
信号゛は、フリップフロップ５１８のＤ入力が２０　ｍ
　ｓ間隔で論理ｌになった後、最初のメモリ要求信号Ｍ
ＲＥＱ＋ｋがフリップフロップ５１８のクロック入力Ｃ
Ｋに与えられた時点に、同フリップフロップのＱ＊真出
力生じる遷移信号である。フリップフロップ５１ｇのＤ
入力は、カウンタ３３の出力線５１５によって２０ｍ５
間隔でイネーブルされるが、そのようになるのは、シス
テムが゛オン”ないし”目覚め”モードにある時、すな
わち、線５５０に信号が現れてＡＮＤゲート５１６の他
方の入力に加わる時に限られる。このＭＲＥＱ＊信号は
、Ｄ−フリップフロップ５３２のＣＫ大入力も与えられ
る。乙のＤ−フリップフロップ５３２のＤ入力は、フリ
ップフロップ５１８のＱ出力と接続されており、またＱ
＊真出力ＮＡＮＤゲート５３４の一方の入力となる。Ｎ
ＡＮＤゲート５３４の他方の入力には、フリップフロッ
プ５１８のＱ出力が接続される。従って、ＮＡＮＤゲ−
）５３４の出力線５５２にＮＭＩ＊パルスと同時に２０
ｍ５間隔でリセット信号が発生し、次のＭＲＥＱ＊信号
が来るまで発生し続ける。綿５５２に生しるリセット信
号はＤ−フリップフロップ５３６のＣＬ＊入力１こ加わ
り、このＤ−フリップフロップ５３６はクイマリセット
論Ｆｌ（５３８゜５４０．５４２１を再びイネーブル状
態にする。

フリップフロップ５３８，５４０は、電源の初期投入時
りこ、電源投入りセソ）ＰＵＲＩにより初めにクリアさ
れる。さらに、フリップフロップ５３６１１）Ｑ＊出力
１！、各ＮＭｌ＊信号１ｃ続イテＩａＩ５５２に生じる
信号により論理ｌにセットされる。

この動作によってフリップフロップ５３８，５４０はセ
ットされ、ＮＡＮＤゲート５４２の入力に接続されｔこ
それらのＱ＊真出力、それらのクロック入力ＧＫに５０
ＫＨｚクロツクが印加されｔこ時に、それぞれ論理０お
よび論理１となる。それ故に、その時にＡＮＤゲート５
４２の出力は０となって、タイマー３２．３３をリセッ
トしないようになる。しかし、マイクロプロセッサ２２
が通常動作中の場合には、マイクロプロセッサ２２は８
Ｍｌパルスに応答後、タイマーリセット信号ＴＩＭＥＲ
３Ｔを発生する。このタイマーリセット信号はフリップ
フロップ５３６のクロック入力ＣＫに加わって、まずそ
のフリップフロップを反転させ、つぎにその後に続くフ
リップフロップ５３８．５４４を反転させる。その結果
、ＡＮＤゲー　゛ト５４２の出力は論理１に変化する。

乙のようにＡＮＤゲート５４２の出力にｍ理ｌが出ると
、カウンタ３２の後半の４段およびカウンタ３３の前半
の４段がリセットされる。通常動作においては、リセッ
ト信号ＴＩＭＥＲＳＴはほぼ２０ｍ５ＩＩｌ隔で発生す
るため、カウンタ３３は、第３段出力線５１５の２０ｍ
５出力に続き、次にカウントアツプする以前にリセット
される。

マイクロプロセッサ２２が正しく動作しなかったり、電
源が切断されていｔコリ、若しくは°°死んだ°′状態
になったすして、カウンタのリセット回路へのＴＩＭＥ
Ｒ３Ｔ信号を発生しない場合、カウンタ３２　、、、３
３はもはやりセットされないため、通常のリップルダウ
ンカウントを継続する。このような場合、カウンタ３３
は、通常ならばリセットされるはずの２０ｍ５時間を越
えてカウントし続け、４０ｍ５時間に達すると、線５１
９に論理１が発生し、乙れがＮＡＮＤゲート５２０に入
力する。この時に、正常に電源が投入されている動作期
間と同様にＮＡＮＤゲート５２０の他方の入力が論理１
であると、そのＮＡＮＤゲートから論理１信号が出力さ
れ、これが綜５５６を介してラッチ５２６のＰＲ＊入力
に加わるため、このラッチのＱ出力が論理１にセントさ
れる６璽要なことは、電力Ｎ！０５ＦＥＴ５３０は、そ
のゲート入力が論理０の時に゛オン″状態となって＋５
ｖｏを出力し、ゲート入力が論理１の時にオフするとい
うことである。フリップフロップ５２６のＱ出力は、線
５５８を介してＦＥＴ５ＲＯの制御ゲートに接続されて
いるから、そのＱ出力が論理１になった時に、乙のＦＥ
Ｔはオフして＋５■ｏば回路５００から切り離される。

＋５ｖ０電源がマイクロプロセンサ２２から切り離され
ｔこ時は、システムば゛電源断″′すなわち゛″睡眠′
°モードに入る。

カウンタ３３は４０ｍｓ時間を越えてカウントダウンし
続けると、マイクロプロセッサを電源断ずなわち゛睡眠
”モードにするため、その結果として、ある時間後にリ
イネーブル信号すなわち゛覚醒”信号を生じる。具体的
に説明すれば、最後のＮＭＩ＊割り込みから約６５４ｍ
５を経過した時に、タイマー３３の最終段が論理１にな
り、これが線５２２を介して前述のリセットパルスＲＥ
ＳＥＴとなり、また電源ＩＩＩ御回＠３Ｓ内のインバー
タ５２３の覚醒信号となる。そうすると、インバータ５
２３はラッチ５２６のリセット入力ＣＬ＊に０を与えて
、そのＱ出力をｌ１ｌｆｆｌＯにリセットする。その結
果、ＦＥＴスイッチ５３０が１゛オン”して、マイクロ
プロセッサｚ２およびその他の回路５００に再び電源を
供給する。このように、この論理は“監視°゛状態後に
、マイクロプロセッサ２２を作動モードに復帰させる試
みを縁り返して行う。すなオ）ち、マイクロプロセッサ
２２の再スタートを繰り返し試みるが、毎回電源を切断
してから再投入し、その再投入の際にリセット信号ＲＥ
ＳＥＴをマイクロプロセッサに供給して初期化する。マ
イクロプロセッサ２２の再スタートが成功した場合には
、マイク四プロセソ号２ｚは再びＴＩＭＥＲ３Ｔパルス
を発生し、タイマーカランク３２．ａ＆をリセットして
、それ以降の゛監視電源断１′を抑止する。

″°覚醒°゛時に電源制卸ランチ５２６のＱ＊比出力論
理１になると、この論理１が線５５０を介してＡＮＤゲ
ート５１２の一方の入力に加わる。それから僅かな時間
すなわち５ＩＴＩＳ遅れて、カウンタ３３の第１段から
パルスが出て綜５１０を介しＡＮＤゲート５１２の他方
の入力に与えられるため、リセットパルスが９５１４を
介してカウンタ３３に送られ、その後半がリセットされ
る。

ここまでは、リセットパルスＴＩＭＥＲ３Ｔが発生しな
いことによる監視回路のタイムアウトに応答した電源断
の開始どの関連で、電源制御回路（スイッチ）３５につ
いて説明した。しかし、この電源制御回路３５は、マイ
クロプロセッサ２２ら出される制御信号に応答してマイ
クロプロセッサ２２の電源を切断して、それを゛睡眠°
゛モードにさせるように使用することもできる。具体的
に説明すると、′″唾眠０モードに入りたい場合には、
マイクロプロセッサ２２は′°電源断°゛ストローブ（
ε号ＰＷＲ３ＴＢをタイマーデコード論理３４Ｃを介し
て送出することができる。このＰＷＲＳ　ＴＢ信号は電
源制御ラッチ５２６のクロック入力ＣＫに加わる。ラン
チ５２６のＤ入力は論理１に保持されているから、ＰＷ
Ｒ５ＴＢ（５号が加わるとそのＱ出力が論理１にセット
され、電力ＦＥＴＳ３０をオフさせる。このようにして
、マイクロプロセッサ２２は、それ自体および他のブロ
ック５００内の回路を゛°睡睡眠上モードする乙とがで
きる。これにより、多重データ線１６を用いｔこすべて
のｉ！ｉ佃が停止し、綿１７のＭＵＸＣＬＫ信号はオフ
する。

″睡眠”　モＦ　ヲＭ始＊（するＰＷＲ８ＴＢは、ＴＩ
ＭＥＲ５Ｔパルスが発生してからすぐに発生するように
、ずなオ）ちカウンタ　（タイマー）３２．３３のリセ
ットとほぼ同時に発生するように、予めタイミングが決
められている。したがって、カウンタ３２，３３の開始
時刻は、ＰＷＲ３ＴＢによって°゛睡睡眠上モード開始
される時刻とほぼ同時になる。６５４ｍ５の時間経過し
てカウンタ３３３の出力線５２２が論理１になった時に
、電源制御レノスタ５２６の状態が反転してＦＥＴ電力
スイノチ５３０が再びオンし、マイクロプロセッサ２２
およびその他のブロック５００内の回路を゛覚醒すなわ
ち電源投入”させる。

さらに電源制御スイッチ３５は、ＡＮＤゲート５２８お
よびインバータ５６６を介してチップセレクト信号Ｃ５
＊を送出し、これはマスターおよびモニター多重コント
ローラ２４．２４’のＣ３＊入力に供給される。マイク
ロプロセッサに電源が供給されている状態において、Ｃ
Ｓ＊信号がそのアクティブな状態であるＬＯＷになると
、このｃｓ＊（ｇ号により多重コントローラはマイクロ
プロセッサ２２からの制御信号を受け付は可能となる。

他方、“電源断“の期間すなわちモードにおいてＣＳオ
信号がＨＩＧＨになると、多重コントローラ２４．２４
’はマイクロプロセッサ２２からの信号を全く受け付は
得なくなり、綿１７上のＭＵＸＣＬＫ信号をその期間Ｈ
ＩＧＨレベルに保持する。

さらに、ｆｌｉＩＮ制御回Ｍ８３５は、ＡＮＤゲート５
２８およびＮＡＮＤゲート５６８を介して、ＲＡＭ２６
を抑止するように動作する。すなわち、システムが“電
源断”まｔこは“睡眠”モードである限り、ＮＡＮＤゲ
ート５６８の他方の入力に加わるＲＡＭイネーブル信号
ＲＡＭＥＮＢによってＲＡ’Ｍ２６がイネーブル状態に
されないようにする。

このような構成にする理由は、′電源断”モード期間に
はＲＡＭ２６をイネーブルすべきでないことと、“電源
断″°モード期間内、若しくは、そのモードになった時
点に、ＲＡＭデコード回路３４Ｂがたまたまイネーブル
信号ＲＡＭＥＮＢを発生する可能性があるからである。

つぎに第１３図の機能流れ図にしたがって、多重コンピ
ュータ１２およびａ隔多重コ、・ＹＸ７　：）１４の動
作を説明する。乙の図：よシステムを低電力の″゛睡睡
眠上モード移行させる場合、およびその後に゛電源投入
°°ステータスに復帰させる場合について示している。

このルーチンは基本的には、マイクロプロセッサ２２の
プログラムによって制御されるが、このようなプログラ
ムは当業者であれば以上の説明と流れ図から容易に具現
できるはずである。前述したように、また以下さらに説
明するように、このルーチンの一部はハードウェアであ
るタイマーおよび電源制御回路３５に依存す前述しｔ二
様々な“必須１の主要な電気的機能；よ、自動車の点火
スイッチの状態と関係なく作用しなければならない機能
である。例えば、ランプ（外部灯、前照灯、警告灯など
）は何時でも動作可能でなければならず、シｔこがって
゛１必須″機能である。他方、ワイパーは点火スイッチ
が°′オン°′して“ＲＵＮ”または’Ａｃｔ：ＥＳＳ
ＯＲＹ″の位置にあるときに働けばより、シｔこがって
゛非必須′機能である。このような“必須°′機能が存
在するために、多重システム１０は、点火スイッチを経
由させることなく自動車のバッテリーから直接給電され
る。しかし、゛睡眠”モードが用意されているので、非
動作状態の期間、例えば自動車が駐車している期間にお
いては、多重システムによるバッテリーの電力消費は自
動的に減少する。゛睡眠”モードおよび°゛必須スイッ
チ入力（１４６ンは、たとえシステムが“睡Ｖ＆”モー
ドになっていても、システムが必須入力１ζ対しである
妥当な時間内に応答するように構成されている。

−第１３図を参照して説明する。マイク四プロセッサ２
２はブロック６００に示されるように、点火スイッチを
周期的に監視する。点火スイッチが遠隔多重コントロー
ラ１４のＢ側チャタリング抑圧回１８１４４　Ｂ、に接
続され、また必須スイッチレンスタ１４６Ｉに接続され
る。判定ブロック６０２では１．へ火系統が゛°オフ“
であるか否かを調べ、゛オフ“でなければ直ちにブロッ
ク６３０にジャンプする。このブロック６３０では、シ
ステムに゛オフ”または°゛電源投人″状態を維持する
ように指示し、またオペレータからの指令を処理する。

点火系統が゛′オフ゛°している場合は、ループ・ノは
支テップ６０４に進み、゛°睡眠″判定処理を開始する
。

乙の゛睡眠”判定処理の最初の判定は、ブロック６０６
に示されるように、外部灯系統まｊこは警告灯系統（若
しくは他の゛必須゛′機能）が“オン″であるか否かを
調べることである。何れかの系統が°′オン”であれば
、システムを“オン″”状態に維持させるｔこめにブロ
ック６３４へ進む。しかし、何れの系統も“オン”にな
っていない場合は、ブロックｌ１ｉ０８に示されるよう
に１０秒間の監視時間をおき、その間、電源を維持する
。この１０秒の監視時間はプログラムによって測定され
る。

この１０秒の監視期間に、ブロック６１０に示されるよ
うに、システムの入力が継続的に走査され、その監視期
間に“必須”機能または点火スイッチの何れかが操作さ
れたか判定ブロック６１２て判定される。操作されたな
らば、システムはブロック６３０に示されるように、各
スイッチの状態を読み込んで運転者の指令を処理し、そ
の後、ブロック６００へ戻る。１０秒の監視期間内にス
イッチが全く操作されない場合は、ステップ６１６で″
゛唾睡眠モードに入るように判定される。

″゛睡眠モートン−ケンスにおいては、まずブロック６
１８で、全遠隔多重コントローラ１４を低消費電力モー
ドににさせるための準備を行う。

すなわち、遠隔多重コントローラのランチ出力口′＃１
１４０Ａ、１４０Ｂを、負荷が非駆動状態となるように
設定し、またＭＵＸＣＬＫ９！“オフ”させる。このよ
うに負荷を非駆動状態にさせることにより、外部の電子
的なｌＩＡ動部分の消費電力が最少となる。ますこＭＵ
ＸＣＬＫを゛′オフ”させると、多重コントローラおよ
び遠隔多重コントローラの消ＲＴｉ力が最少となる。こ
れは、ＣＭＯＳデバイスの消費電力は、デバイス内のゲ
ート遷移数に直接関係するからである。つぎに、ブロッ
ク６２０に示されるように、ソフトウェアによって電源
断ストローブパルスＰＷＲ３ＴＢが発生され、電力スイ
ノチラノチ５２Ｇに与えられろ。ブロック６２２ては、
Ｐ　Ｗ　ＲＳ　Ｔ　Ｂ　ハルスオ、ｋ　ヒラメ’ｆ　５
２６に多重コンピュータ回路（第２図の破？ρ枠５００
）の＋ＳＶ、ｕ電源をオフさゼるように指示する。

多重コンピュータ回路５００の電源は、６５４ｍ５間”
ｌフ”されろように時間ｉｌ！ｌ整されている。

この時間調整を示ずブロック６２４に至る破線経路はハ
ードウェア機能であり、この調整時間の最後に当該電力
は再投入される。

ブロック６２６に示されろようζζ、６５４ｍ５時間経
過後にシステム全体に再び電源が供給されると、Ｍｕｘ
ＣＬＫが再び遠隔多重コントローラに供給され、それら
の“′必須１′スイッチレレスタ回路１４６が照会され
る。つぎに判定ブロック６２８において、直前の６５４
ｍｇの゛睡眠゛′期間に、′４必須”スイッチの何れか
に変化が生じたか判定される。そのような変化が生じな
ければ、ルーチンはブロック６２０に戻って再び″゛睡
眠゛′モードに入る。しかし、“必須″″スイツチ変化
が生じた場合は、ルーチンはブロック６３０に進み、１
！続的にスイッチの状態を読み込み運転者からの指令を
処理する。その後、ブロック６００において、゛低電力
゛′の判定を再開する。こ乙まての説明から理解される
ように、゛必須１′スイッチレジスタ１４６Ｉからの入
力だけに基づいて応答動作がなされろものではない。そ
うてはなくて、システムは、その後の“′電源投入”期
間に対応するＢ側チャタリング抑圧スイッチにさらに確
認をめる。

”ｍｓ”モードＸＩＩ間において多重システム１０に必
要な電力は、電源投入期間における電力の１０パーセン
ト未満であるので、平均消費電力は°゛睡眠１′期間を
長くするほど少なくなるが、むやみに長くしたのでは必
須スイッチからの入力に対する応答が許容限度を越えて
しまう。従って、゛′睡眠”時間は２５０ないし７５０
　ｍ　ｓの範囲が現実的である。また″“睡眠″期間に
おける自動車の１２Ｖバツテリーの定常電流は、１０ミ
リアンペアが達成されている。

以上、実施例について本発明を説明したが、当業者であ
れば、特許請求の範囲に記載した本発明の精神および範
囲を逸脱ずろことなく、種々の変形が可能であることは
明らかである。

【図面の簡単な説明】

第１図は本発明による通信システムの構成ブロック図で
ある。第２図は第１図に示した通信システムの一部を構
成する多重コンピュータの一般化した概略ブロック図で
ある。第３図Ａおよび第３図Ｂは第２図の多重コンピュ
ータをより詳細に示す概略ブロック図であり、第３図Ａ
の回路全体はスイッチ制御により電源を供給され、第３
図Ｂの回路全体は常時給電される。第４図は前記多重コ
ンピュータに用いられているマスター／モニター多重（
ＭＵＸＩ　コントローラの概略ブロック図である。第５
図は第４図に示したコントローラに関連する信号の波形
図である。第６図は第１図に示した通信システムに用い
られている遠隔多重コントローラの概略ブロック図であ
る。第７図は前記遠隔コントローラに関連するチャタリ
ング抑圧回路およびラッチ回路の概略図である。第８図
は第７図の回路の説明用波形図である。第９図は第７図
の回路に用いられている集積回路装置と一緒に用いられ
るアドレス入力および信号出力回路の概略図である。第
１０図は第９図の回路の説明用波形図である。第１１図
は前記通信システムの通信保全性が得られるように前記
多重コノトローラをマスターおよびモニターとして割り
付けるための判定制御ルーチンの流れ図である。第１企
図は直列通信の保全性の評価に関連する判定制御ルーチ
ンの流れ図である。第１３図は前記通信システムの動作
の“睡眠”モードに関連する判定制御ルーチンの流れ図
である。 １０・・・通信システム、１２・・・多重コンピュータ
、１４・・・遠隔多重コントローラ、１５・・・バス、
２２・・・マイクロコンピュータ、２４・・・多重コン
トローラ　（マスター）、２４′　・・　多重コントロ
ーラ　（モニター）、２５・・　メモリ、４ｏ・・・デ
ータバス、４２・・・アドレスバス。 特Ｅ’）出願人　工セックス・グループ・インコーホレ
イテッド 代理人　弁理士　大森泉 図面の浄書（内容に変更なし） ヤ亀 明　ム Ｏ ヤ史 第１３図 手続ネｆｌｉ正書（方式） ％式％】 １、事件の表示 昭和５９年特Ｙ［願第２０９０５０号 ２、光用の名称 直列デ゛−タ通信システム ３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国インディアナ用　４６８０４、
フォート・ウニイン、つＡ−ル・ストリート　１６０１
名　称　エセックス・グループ・インコーホレイテラ１
−代表者　０バート・シー・ウォーカー

Claims (13)

【特許請求の範囲】
1. （１）中央制御局と１つまたは複数の遠隔局との間で双
   方向直列データ通信を行うための直列データ通信システ
   ムであって、 中央コントａ−ラと少なくとも２つの多重コントローラ
   を有する中央局制御手段と、 両端に端子を有し、前記端子の一方が前記多重コントロ
   ーラの一方に接続され、前記端子の他方が前記多重コン
   トローラの他方に接続された直列信号バス手段と、 前記各遠隔局に設けられた遠隔多重コントローラとを具
   備し、前記各遠隔多重コントローラは遠隔入力デバイス
   および遠隔負荷デバイスの信号を入出力するための入出
   力信号ボートを有し、前記各遠隔コント四−ラは前記直
   列バス手段の途中に並列″Ｔ″接続され、またそれぞれ
   １つのアドレスを有し、前記各遠隔コントローラは前記
   中央制御局から送られるそれぞれの前記アドレスを含む
   直列通信データに応答してその通信データに対する応答
   を発生し、前記応答は前記遠隔入力デバイスからの信号
   入力または前記遠隔負荷デバイスへの信号出力および前
   記直列バス手段への前記接続を介したデータ回答を含ん
   で成り、 前記中央コントローラは前記多重コントローラのそれぞ
   れと通信できるように接続され、前記各多重コントロー
   ラは前記中央コントローラによる命令に応答しマスター
   として、前記遠隔コントローラの中のアドレス指定され
   たものと直列双方向データ通信処理を実行し、前記中央
   コントローラは、予め選定されたバイアスに従って前記
   多重コントローラの一方を前記マスターとして選択し、
   当該一方の多重コントローラにより前記遠隔コントロー
   ラのアドレス指定されたものと保全性を満足できる通信
   が不可能な場合に、前記多重コントローラの他方を前記
   マスターとして選択するための信号処理手段を有してな
   る直列データ通信システム。
2. （２）ある前記遠隔コントローラからの前記データ回答
   の一部分を、前記マスターコントローラからあるアドレ
   ス指定された前記遠隔コントローラへの伝送データの一
   部分と比較する乙とにより、当該アドレス指定された遠
   隔指定コントローラと保全性が満足できる通信が可能か
   否かを示す４５号を発生ずる手段を備えることを特徴と
   する特許請求の範囲第１項記載の直列データ通信システ
   ム。
3. （３）前記中央局の多重コントローラはそれぞれ構成が
   ほぼ同一であり、まＩこそれ自体をマスターまたはモニ
   ターの何れかとして動作させるための制御レジスタをそ
   れぞれ有し、前記モニター多重コントローラは前記直列
   パス手段により前記マスター多重コノトローラからのデ
   ータおよび前記マスター多重コノトローラに応答する前
   記各遠隔多重コントローラからのデータを受信できるだ
   けであり、前記中央コントローラの信号処理手段は前記
   多重コントローラの選択された１つに設けられた前記制
   御レンスタの特定の段に特定の論理状態を設定して当該
   選択された多重コントローラをマスターとして動作せし
   めることを特徴とする特許請求の範囲第２項記載の直列
   データ通信システム。
4. （４）如何なる時点においても、前記２つの多重コント
   ローラの中の一方だけがマスターとなり、他方はモニタ
   ーとなることを特徴とする特許請求の範囲第３項記載の
   直列データ通信システム。
5. （５）前記マスター多重コントローラおよび前記モニタ
   ー多重コントローラはそれよりスティタスデータを得る
   ために前記中央コントローラの信号処理手段によって別
   々にアドレす指定することができ、前記マスター多重コ
   ントローラおよび前記モニター多重コントローラは何れ
   も前記マスター多重コントローラよりアドレス指定され
   た前記遠隔コントローラへ試みられた通信の保全性が満
   足で沙るか否かを判定し、その判定結果を示すステータ
   スデータを発生する手段を有し、前記信号処理手段は前
   記マスター多重コントローラおよび前記モニター多重コ
   ントローラに前記ステータスデータを問い合わせ、前記
   ステータスデータが前記試みられた通信の保全性が許容
   できない所定の条件を示している場合に、当該ステータ
   スデータに応答して前記多重コントローラの再割り付け
   を行って前記マスターおよび前記モニターの前記機能を
   逆転させるようにしてなる特許請求の範囲第４項記載の
   直列データ通信システム。
6. （６）前記各遠隔多重コントローラはその回答通（ｇデ
   ータの一部分として当該回答通信データの先行部分に基
   づいたエラーチェックバイトを生成する手段を有し、前
   記マスター多重コントローラおよび前記モニター多重コ
   ントローラはそれぞれ前記回答通信データの前記部分を
   受信した時の機能としてエラーチェックバイトを生成す
   るための前記遠隔多重コントローラと同じ手段を有し、
   また前記マスター多重コントローラおよび前記モニター
   多重コントローラはそれぞれで決定したエラーチェック
   バイトと前記遠隔多重コントローラのエラーチェックバ
   イトとが一致するか否かを示すステータスデータを発生
   する手段を有し、前記中央コントローラの信号処理手段
   は一定の指示に応答して前記アドレス指定された遠隔多
   重コントローラとの通信のために前記マスターおよびモ
   ニター多重コントローラの前記再割り付けを行い、ある
   特定アドレス指定された遠隔多重コントローラについて
   前記エラーチェックバイトの比較が一致しなかったとの
   前記マスターおよびモニター多重コントローラによりな
   される指示が前記一定の指示に含まれることを特徴とす
   る特許請求の範囲第５項記載の直列データ通信システム
   。
7. （７）前記制御系はその初期電源投入時に初期化され、
   その後前記信号処理手段はプログラム制御の下で作動し
   て前記遠隔コントローラを所定のポーリングシーケンス
   に従ってアドレッシングし、前記遠隔コントローラの当
   該初期ポーリングはその後にある特定の前記遠隔多重コ
   ントローラの１ドレツシング用にある特定の前記多重コ
   ントローラを前記マスターとして選択するか否かの判定
   を行うためになされ、前記初期ポーリングシーケンス中
   に１ドレツシングされた各特定の遠隔多重コントローラ
   についての前記選定判定においては、当該特定の遠隔多
   重コント冒−ラとの通信が成功した場合は前記初期ポー
   リングに先立って前記マスターとして予め選択された前
   記多重コントローラが採用され、通信が不成功の場合に
   は、モニターとして予め選定されｔこ前記多重コントロ
   ーラを逆に当該特定の遠隔多重コントローラとの通信の
   ためにマスターとして選定するようにして成ることを特
   徴とする特許請求の範囲第５項記載の直列データ通信シ
   ステム。
8. （８）特定の遠隔多重コントローラに対して前記両方の
   多重コントローラを交互にマスターとして用いても通信
   を失敗した場合、前記信号処理手段＋ｔ　ツレ＋ｃ　応
   動じて当該失敗をプログラムメモリに記録し、その後は
   当該特定の遠隔多重コントローラをポーリングンーケン
   スから除外することを特徴とする特許請求の範囲第７項
   記載の直列データ通信システム。
9. （９）前記モニター多重コントローラはマスター多重コ
   ント四−ラから遠隔多重コントローラへ送信された通信
   データに含まれるアドレスバイトを遠隔多重コントロー
   ラからの各回答データに含まれるアドレスバイトと比較
   し、当該比較の結果を示す各ステータスデータな用意す
   る手段を有し、前記中央コントローラの信号処理手段は
   前記マスターおよびモニター多重コントローラの前記再
   割り付けを行うにはその前に前記モニターステータスデ
   ータにより前記アドレスバイトが一致しない旨指示され
   る必要とすることを特徴とする特許請求の範囲第６項記
   載の直列データ通信システム。
10. （１０）前記直列信号バス手段は４本の導線から成り、
    その中の１本は直列多重データ用であり、もう１本は多
    重クロック信号用であり、別のもう１本は一方の論理レ
    ベル用であり、最後の１本は他方の論理レベル用である
    ことを特徴とする特許請求の範囲第５項記載の直列デー
    タ通信システム。
11. （１１）前記中央コントローラの信号処理手段はマイク
    ロプロセッサを具備して成り、前記各多重コントローラ
    は大規模集積回路であり、また前記マイクロプロセッサ
    と前記各多重コントローラとの間に存在し、それらとの
    間でアドレス、データおよび制御の通信を行うための並
    列バス手段を有することを特徴とする特許請求の範囲第
    １０項記載の直列データ通信システム。
12. （１２）前記各多重コントローフは削り込み信号を発生
    する論理手段を有し、前記マスター多重コントローラだ
    けが乙の割り込み信号の発行を許され、的記割り込み信
    号は可能な限り迅速に前記マスター多重コントローラに
    データを要求するよう前記マイクロプロセッサに指示す
    るために前記マイクロブ覧セッサに与えられることを特
    徴とする特許請求の範囲第１１項記載の直列データ通イ
    ３システム。
13. （１３）前記信号処理手段は、前記予め選定されたマス
    ター多重コントローラと１ドレス指定された特定の前記
    遠隔多重コントローラとの間て複数回データ通信に失敗
    した後に、前記予め選定されたマスター多重コントロー
    ラを用いたのでは保全性を満たず通信が不可能であると
    判断することを特徴とする特許請求の範囲第１項記載の
    直列データ通信システム。 く１４）前記マスター多重コントローラはその伝送デー
    タの一部分として当該伝送データの先行部分に基づいた
    エラーチェックバイトを生成する手段を有し、前記モニ
    ター多重コントローラは前記マスター側のエラーチェッ
    クバイトの生成の際に基になったマスター側の伝送デー
    タの前記部分を前記直列バス手段を介して受信した時の
    １機能としてエラーチェックバイトを発生する手段を有
    し、前記モニター多重コントローラは前記マスター多重
    コント四−ラから受信しすこ前記エラーチェックバイト
    と前記モニター多重コントローラにおいて前記マスター
    側の伝送データに基づき生成された前記エラーバイトと
    を比較してその一致または不一致を示すステータスデー
    タを用意する手段を有し、前記一定の指示は前記中央コ
    ントローラのイε号処理手段に再割り付けを行わしめ、
    前記マスターおよびモニター多重コントローラはさらに
    前記マスター側の伝送データに基づいた前記エラーチェ
    ックバイトの不一致を表示するようにして成ることを特
    徴とする特許請求の範囲第６項記載の直列データ通信シ
    ステム