JPS60143490U - 表示制御回路 - Google Patents

表示制御回路

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Publication number
JPS60143490U
JPS60143490U JP3148384U JP3148384U JPS60143490U JP S60143490 U JPS60143490 U JP S60143490U JP 3148384 U JP3148384 U JP 3148384U JP 3148384 U JP3148384 U JP 3148384U JP S60143490 U JPS60143490 U JP S60143490U
Authority
JP
Japan
Prior art keywords
circuit
display controller
control circuit
display control
dot clock
Prior art date
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Pending
Application number
JP3148384U
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English (en)
Inventor
隆幸 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の表示制御回路の一例のブロック図、第２
図は第１図に示すグラフィック・ディスプレイ・コント
ローラの詳細ブロック図、第３図は本考案の一実施例の
ブロック図である。　　　　　−２１・・・・・・ドツ
トクロック、２・・・・・・８分周されたドツトクロッ
ク、３・・・・・・ビデオ信号、４・・・・・・４分周
されたドツトクロック、１１・・・・・・発振回路、１
２・・・・・・８分周回路、１３・・・・・・グラフィ
ック・ディスプレイ・コントローラ、１４・・・・・・
アドレス・データ・バス、１５・・・・・・レジスタ、
１６・・・・・・アドレス・バス、１７・・・・・・画
面メモリ、１８・・・・・・並列／直列変換回路、１９
・・・・・・４分周回路、２１・・・・・・同期信号発
生部、２２・・・・・・ＣＰＵインターフェースＤＭＡ
制御部、２３・・・・・・入出力ＦＩＦＯ１２４・・・
・・・表示アドレス制御部、２５・・・・・・描画アド
レス制御部、２６・・・・・・映像メモリデータ制御部
、２７・・・・・・コマンド制御ＲＯＭ、２８・・＝・
・・データＲＡＭ。

Claims (1)

    【実用新案登録請求の範囲】
  1. ドツトクロックを発生する発振回路と、該ドツトクロッ
    クを４分周する４分周回路と、該４分周回路から出力さ
    れる信号をクロックとして入力して動作するグラフィッ
    ク・ディスプレイ・コントローラと、該グラフィック・
    ディスプレイ・コントローラからアドレス・データ・バ
    スに出力されるアドレスをラッチするレジスタと、読出
    し／書込みが前記グラフィック・ディスプレイ・コント
    ローラで制御される画面メモリと、該画面メモリから出
    力される信号を並列／直列変換しビデオ信号を出力する
    並列／直列変換回路とを含むことを特徴とする表示制御
    回路。
JP3148384U 1984-03-05 1984-03-05 表示制御回路 Pending JPS60143490U (ja)

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JP3148384U JPS60143490U (ja) 1984-03-05 1984-03-05 表示制御回路

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JP3148384U JPS60143490U (ja) 1984-03-05 1984-03-05 表示制御回路

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Publication Number Publication Date
JPS60143490U true JPS60143490U (ja) 1985-09-24

Family

ID=30532134

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