JPS59101089A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS59101089A JPS59101089A JP57210064A JP21006482A JPS59101089A JP S59101089 A JPS59101089 A JP S59101089A JP 57210064 A JP57210064 A JP 57210064A JP 21006482 A JP21006482 A JP 21006482A JP S59101089 A JPS59101089 A JP S59101089A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- address
- memory circuit
- memory
- dynamic ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ダイナミックＲＡＭからなるメモリ回路、と
くにビデオ信号を処理する画像メモリに関する。
くにビデオ信号を処理する画像メモリに関する。
従来、高速大容量のメモリを実現する場合、中容量高速
のスタティックＲＡＭを使用していたが、この場合、ス
タティックＲＡＭはダイナミックＲＡＭに比べ、同じ記
憶容量のものを作るのに３〜４倍の素子数を要するので
コスト高となり、かつ大きなプリント回路ボー）’（Ｐ
ＣＢ）を何枚も必要としていた。
のスタティックＲＡＭを使用していたが、この場合、ス
タティックＲＡＭはダイナミックＲＡＭに比べ、同じ記
憶容量のものを作るのに３〜４倍の素子数を要するので
コスト高となり、かつ大きなプリント回路ボー）’（Ｐ
ＣＢ）を何枚も必要としていた。
本発明の目的は、上記の問題にかんがみて、大容量、安
価、中速度のダイナミックＲＡＭを複数個使用して、コ
ンパクトで製品全体のコストダウンをはかり、設計上に
おいては、タイミングの差を補正するためのバッファ等
余分な回路を必要としない、容易に組立て可能なメモリ
回路を提供することである。
価、中速度のダイナミックＲＡＭを複数個使用して、コ
ンパクトで製品全体のコストダウンをはかり、設計上に
おいては、タイミングの差を補正するためのバッファ等
余分な回路を必要としない、容易に組立て可能なメモリ
回路を提供することである。
この目的は、複数２″′のダイナミックＲＡＭグループ
と、アドレスカウンタのＬＳＢよりｍビットにより構成
されたデコーダと、このデコーダの出力とＲＥＡＤ／Ｗ
Ｒｉ Ｔクロック入力とのＡＮＤ回路により駆動される
２７個のアドレス ラッチレジスタと、同様の２７個の
データ ラッチレジスタとを具有し、上記デコーダ出力
に書き込み／読出し信号を制御信号として接続すること
により達成される。
と、アドレスカウンタのＬＳＢよりｍビットにより構成
されたデコーダと、このデコーダの出力とＲＥＡＤ／Ｗ
Ｒｉ Ｔクロック入力とのＡＮＤ回路により駆動される
２７個のアドレス ラッチレジスタと、同様の２７個の
データ ラッチレジスタとを具有し、上記デコーダ出力
に書き込み／読出し信号を制御信号として接続すること
により達成される。
また、この場合、ｍがビデオ信号の周波数ｆとダイナミ
ックＲＡＭのサイクルタイムｔとにより、としてＡ／Ｄ
変換終了パルスを使用することにより、画像メモリが実
現される。
ックＲＡＭのサイクルタイムｔとにより、としてＡ／Ｄ
変換終了パルスを使用することにより、画像メモリが実
現される。
次に、本発明の好適な実施例を図面について説明する。
第１図は、画像メモリとその周辺回路を示したブロック
図であり、１０はグラフィック ディスプレイ（ＣＲＴ
）、１２はＡ／Ｄ変換器、１４は画像メモリ（２５６Ｋ
Ｘｎビツト）、１６はＤ／Ａ変換器である。ここでは、
−例として、ディスプレイ上に５１２Ｘ５１２の画素ア
ドレスが与えられ、各画素は、ｎビットの濃淡レベル、
例えば、ｎ ＝ １０で表わされる。従つて、画像メモ
リの容量は、２５６Ｘｎビツトが必要である。このよう
な大容景のメモリを、下位容量メモリにより、コンパク
トでかつ安価に構成することが、本発明の課題である。
図であり、１０はグラフィック ディスプレイ（ＣＲＴ
）、１２はＡ／Ｄ変換器、１４は画像メモリ（２５６Ｋ
Ｘｎビツト）、１６はＤ／Ａ変換器である。ここでは、
−例として、ディスプレイ上に５１２Ｘ５１２の画素ア
ドレスが与えられ、各画素は、ｎビットの濃淡レベル、
例えば、ｎ ＝ １０で表わされる。従つて、画像メモ
リの容量は、２５６Ｘｎビツトが必要である。このよう
な大容景のメモリを、下位容量メモリにより、コンパク
トでかつ安価に構成することが、本発明の課題である。
第２図は、本発明の実施態様として画像メモリを例示し
た概略ブロック図である。２０は下位容量（６４ＫＸｎ
ビツト）のダイナミックＲＡＭ、２２はタイミングコン
トローラないしデコーダ、２４はアドレスカウンタ、２
６はアドレス ラッチレジスタ、２８はデータ ラッチ
レジスタである。
た概略ブロック図である。２０は下位容量（６４ＫＸｎ
ビツト）のダイナミックＲＡＭ、２２はタイミングコン
トローラないしデコーダ、２４はアドレスカウンタ、２
６はアドレス ラッチレジスタ、２８はデータ ラッチ
レジスタである。
今、画像データの採取指令が入ると、アドレスカウンタ
２４は初期セット（全ピット二〇）され、第１見目のデ
ータが、Ａ／Ｄ変換終了パルス（ラッチパルス）と共に
、画像メモリ回路へ送られる。デコーダ２２ヘアドレス
カウンタ２４よりアドレスデータＡＩＡＯ（ＬＳＢより
２ビツト）が制御信号ＣＬにより入力され、他方ラッチ
パルスの入力により、デコーダ２２の出力がクロック入
力ＣＰとしてアドレス ラッチレジスタ２６−１とデー
タ ラッチレジスタ２８−１へ送られ、各レジスタから
ダイナミックＲＡＭ２０−１用のアドレスとデータが出
力され、ダイナミックＲＡＭ２０−１への書き込み動作
が開始される。
２４は初期セット（全ピット二〇）され、第１見目のデ
ータが、Ａ／Ｄ変換終了パルス（ラッチパルス）と共に
、画像メモリ回路へ送られる。デコーダ２２ヘアドレス
カウンタ２４よりアドレスデータＡＩＡＯ（ＬＳＢより
２ビツト）が制御信号ＣＬにより入力され、他方ラッチ
パルスの入力により、デコーダ２２の出力がクロック入
力ＣＰとしてアドレス ラッチレジスタ２６−１とデー
タ ラッチレジスタ２８−１へ送られ、各レジスタから
ダイナミックＲＡＭ２０−１用のアドレスとデータが出
力され、ダイナミックＲＡＭ２０−１への書き込み動作
が開始される。
次のラッチパルスが来るまでの適当なタイミングにてア
ドレスカウンタ２４はインクリメント（＋１）される。
ドレスカウンタ２４はインクリメント（＋１）される。
第２見目のデータ及びラッチパルスがくると、ダイナミ
ックＲＡＭ２０−２が動作し、以下ダイナミックＲＡＭ
２０−３、同２０−４への書き込み動作か行なわれ、再
びダイナミックＲＡＭ２０−１への書き込みが行われ、
順次続けられる。なお、各ＲＡＭメモリは次のサイクル
がくるまでに、前のサイクルを終了している。この実施
態様では、スキャンスピードが１０ＭＨｚのビデオ信号
について、Ａ／Ｄ 及びＤ／Ａのサンプリング周期をア
クセスタイムとして１００ｎｓのもの、またサイクルタ
イムとして２８０ｎｓのダイナミックＲＡＭが使用され
ており、第３図にそのタイムチャート例が示されている
。
ックＲＡＭ２０−２が動作し、以下ダイナミックＲＡＭ
２０−３、同２０−４への書き込み動作か行なわれ、再
びダイナミックＲＡＭ２０−１への書き込みが行われ、
順次続けられる。なお、各ＲＡＭメモリは次のサイクル
がくるまでに、前のサイクルを終了している。この実施
態様では、スキャンスピードが１０ＭＨｚのビデオ信号
について、Ａ／Ｄ 及びＤ／Ａのサンプリング周期をア
クセスタイムとして１００ｎｓのもの、またサイクルタ
イムとして２８０ｎｓのダイナミックＲＡＭが使用され
ており、第３図にそのタイムチャート例が示されている
。
このように、アドレスの下位数ビットによりメモリ回路
を分割動作させることが可能であり、その際、伺のロス
もなくメモリチップ以上のメモリサイクルを実現させる
ことができる。なお、実施態様では、画像メモリとして
の適用を説明したが、ＣＰＵのメインメモリにも適用可
能である。
を分割動作させることが可能であり、その際、伺のロス
もなくメモリチップ以上のメモリサイクルを実現させる
ことができる。なお、実施態様では、画像メモリとして
の適用を説明したが、ＣＰＵのメインメモリにも適用可
能である。
また、本発明によりメモリ容量を大きくもっことかでき
るので、初期セット値を任意アドレスに設定して、数フ
レームの画像メモリとして使用が可能となる。
るので、初期セット値を任意アドレスに設定して、数フ
レームの画像メモリとして使用が可能となる。
第１図は、画像メモリとその周辺回路を示したブロック
図、第２図は、本発明の一実施例を示したブロック図、
第３図はタイムチャート例図である０ ２０はダイナミックＲＡＭ、２２はデコーダ、２４はア
ドレスカウンタ、２６はアドレス ラッチレジスタ、２
８はデータ ラッチレジスタである。
図、第２図は、本発明の一実施例を示したブロック図、
第３図はタイムチャート例図である０ ２０はダイナミックＲＡＭ、２２はデコーダ、２４はア
ドレスカウンタ、２６はアドレス ラッチレジスタ、２
８はデータ ラッチレジスタである。
Claims (2)
- （１）複数２ のダイナミックＲＡＭグループと、アド
レスカウンタのＬＳＢよりｍビットにより構成されたデ
コーダと、このデコーダの出力とＲＥＡＤ／ＷＲｉＴＥ
クロック入力とのＡＮＤ回路により駆動される２７個の
アドレス ラッチレジスタと、同様の２７個のデータ
ラッチレジスタとからなり、上記デコーダ出力に書き込
み／読み出し信号が制御信号として接続されていること
を特徴とする、メモリ回路。 - （２）ｍが、ビデオ信号の周波数ｆとダイナミックＲＡ
Ｍのサイクルタイムｔとにより、信号としてＡ／Ｄ変換
終了パルスが使用されていることを特徴とする特許請求
の範囲第１項に記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210064A JPS59101089A (ja) | 1982-11-30 | 1982-11-30 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210064A JPS59101089A (ja) | 1982-11-30 | 1982-11-30 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101089A true JPS59101089A (ja) | 1984-06-11 |
Family
ID=16583218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210064A Pending JPS59101089A (ja) | 1982-11-30 | 1982-11-30 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101089A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121540A (ja) * | 1984-07-09 | 1986-01-30 | Nec Corp | メモリ装置 |
| JPS62252589A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS63293209A (ja) * | 1987-05-27 | 1988-11-30 | 上田 恭嗣 | エンジンの排熱を利用する自動車の車体構造 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5073537A (ja) * | 1973-10-31 | 1975-06-17 | ||
| JPS5282037A (en) * | 1975-12-27 | 1977-07-08 | Fujitsu Ltd | Refresh control of dynamic type storage unit |
| JPS5661087A (en) * | 1979-10-24 | 1981-05-26 | Toshiba Corp | Control system for dynamic memory |
-
1982
- 1982-11-30 JP JP57210064A patent/JPS59101089A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5073537A (ja) * | 1973-10-31 | 1975-06-17 | ||
| JPS5282037A (en) * | 1975-12-27 | 1977-07-08 | Fujitsu Ltd | Refresh control of dynamic type storage unit |
| JPS5661087A (en) * | 1979-10-24 | 1981-05-26 | Toshiba Corp | Control system for dynamic memory |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121540A (ja) * | 1984-07-09 | 1986-01-30 | Nec Corp | メモリ装置 |
| JPS62252589A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS63293209A (ja) * | 1987-05-27 | 1988-11-30 | 上田 恭嗣 | エンジンの排熱を利用する自動車の車体構造 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| US5367490A (en) * | 1987-12-10 | 1994-11-22 | Hitachi, Ltd. | Semiconductor integrated circuit device with two variable delay lines in writing circuit control |
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