JPS60143498A - 半導体入力回路 - Google Patents
半導体入力回路Info
- Publication number
- JPS60143498A JPS60143498A JP58250247A JP25024783A JPS60143498A JP S60143498 A JPS60143498 A JP S60143498A JP 58250247 A JP58250247 A JP 58250247A JP 25024783 A JP25024783 A JP 25024783A JP S60143498 A JPS60143498 A JP S60143498A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- mos transistor
- mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳトランジスタを用いた半導体集積回路の
入力回路に関し、特に半導体記憶回路に用いて有効な低
消費電力の入力回路に関するものである。
入力回路に関し、特に半導体記憶回路に用いて有効な低
消費電力の入力回路に関するものである。
一般に半導体メモリシステムは多数の半導体記１、α素
子から構成される。この様なメモリシステムにおいて、
そこで必要なデータの読み出しあるいは書き込みは番地
指定された記憶素子のみで行われ、他の素子は待機状態
に置かれる。この動作をチップセレクトと呼び、これを
制御する信号（百■あるいはａ）の加わる端子（面端子
あるいはσπ端子）が記憶素子に設けられている。この
ε１端子に加わるｎ信号のレベルが“Ｌ”の場合、記憶
素子は読み出しあるいは書き込みの動作状態に、“ト■
”の場合は待機状態になる。
子から構成される。この様なメモリシステムにおいて、
そこで必要なデータの読み出しあるいは書き込みは番地
指定された記憶素子のみで行われ、他の素子は待機状態
に置かれる。この動作をチップセレクトと呼び、これを
制御する信号（百■あるいはａ）の加わる端子（面端子
あるいはσπ端子）が記憶素子に設けられている。この
ε１端子に加わるｎ信号のレベルが“Ｌ”の場合、記憶
素子は読み出しあるいは書き込みの動作状態に、“ト■
”の場合は待機状態になる。
通常、動作状態では素子の内部回路が動作するので電源
電流は大きくなり、待機状態では内部回路が動作しない
ので電流は小さくなる。この様子を第１図に示している
。同図＋ａｌはｎ信号を、同図伽）は電源電流Ｉｃｅを
示し、動作時における該電流値１ｃｃＡは数１０ｍＡで
ある。
電流は大きくなり、待機状態では内部回路が動作しない
ので電流は小さくなる。この様子を第１図に示している
。同図＋ａｌはｎ信号を、同図伽）は電源電流Ｉｃｅを
示し、動作時における該電流値１ｃｃＡは数１０ｍＡで
ある。
停電時において電池でバックアップするようにしたメモ
リシステムにおいては、第１図の待機時の電流Ｔ ｃｃ
ｓができるだけ小さいことが要求され、現在は数１０μ
Ａの程度のものが一般に製造されている。
リシステムにおいては、第１図の待機時の電流Ｔ ｃｃ
ｓができるだけ小さいことが要求され、現在は数１０μ
Ａの程度のものが一般に製造されている。
第２図はこの種の記憶素子に用いられている入力回路を
示している。図において、１は電源端子、２はσゑ信号
が加わる入力端子、３，４は電源端子１と接地との間に
直列に設けられた相互に逆導電性のＭＯＳ）ランジスタ
で、それぞれのゲート電極が共通の入力端子２に接続さ
れ、上記面信号を入力とする相補性ＭＯＳインバータ回
路３０を形成している。そして該インバータ回路３０に
おいて、電源端子１側にはＰチャネルＭＯＳトランジス
タ３が、接地側にはＮチャネルＭＯ３）ランジスタ４が
接続されている。５は上記インバータ回路３０の出力端
子である。また４０は上記インバータ回路３０と同様に
構成された相補性ＭＯＳインバータ回路であり、この入
力端子に上記インバータ回路３０の出力端子５が直結さ
れている。
示している。図において、１は電源端子、２はσゑ信号
が加わる入力端子、３，４は電源端子１と接地との間に
直列に設けられた相互に逆導電性のＭＯＳ）ランジスタ
で、それぞれのゲート電極が共通の入力端子２に接続さ
れ、上記面信号を入力とする相補性ＭＯＳインバータ回
路３０を形成している。そして該インバータ回路３０に
おいて、電源端子１側にはＰチャネルＭＯＳトランジス
タ３が、接地側にはＮチャネルＭＯ３）ランジスタ４が
接続されている。５は上記インバータ回路３０の出力端
子である。また４０は上記インバータ回路３０と同様に
構成された相補性ＭＯＳインバータ回路であり、この入
力端子に上記インバータ回路３０の出力端子５が直結さ
れている。
８は上記インバータ回路４０の出力端子であり、この出
力端子８には出力信号Ｃ８°が得られるようになってい
る。
力端子８には出力信号Ｃ８°が得られるようになってい
る。
９は記憶素子の入力信号のうちの１つであるアドレス信
号Ａが加わる入力端子である。１０．１１は直列に接続
された互いに逆導電性のＭＯＳトランジスタで、それぞ
れのゲート電極が共通の入力端子９に接続されている。
号Ａが加わる入力端子である。１０．１１は直列に接続
された互いに逆導電性のＭＯＳトランジスタで、それぞ
れのゲート電極が共通の入力端子９に接続されている。
１２は上記ＭＯ３）ランジスタｌＯと同一導電性のＭＯ
Ｓ）ランジスタで、上記Ｍ６Ｓトランジスタ１０と直列
に接続されている。１３は上記ＭＯＳトランジスタ１１
と同一導電性のＭｏＳトランジスタで、上記ＭＯＳトラ
ンジスタ１１と並列に接続されている。そして両ＭＯ３
Ｉ−ランジスタ１２．１３のそれぞれのゲート電極は上
記インバータ回路４０の出力端子８に接続され、該イン
バータ４０回路からのＵ丁゛信号が加えられるようにな
っている。
Ｓ）ランジスタで、上記Ｍ６Ｓトランジスタ１０と直列
に接続されている。１３は上記ＭＯＳトランジスタ１１
と同一導電性のＭｏＳトランジスタで、上記ＭＯＳトラ
ンジスタ１１と並列に接続されている。そして両ＭＯ３
Ｉ−ランジスタ１２．１３のそれぞれのゲート電極は上
記インバータ回路４０の出力端子８に接続され、該イン
バータ４０回路からのＵ丁゛信号が加えられるようにな
っている。
なお第２図においては記憶素子のアドレス信号としてＡ
ｏのみを示したが、他の入力信号（Ａ１゜Ａ２．・・・
、 ＤＩＮ、Ｒ／Ｗ ’）に対する入力回路も上記ＭＯ
３）ランジスタ１０〜１３によるものと同一構成である
ので省略している。
ｏのみを示したが、他の入力信号（Ａ１゜Ａ２．・・・
、 ＤＩＮ、Ｒ／Ｗ ’）に対する入力回路も上記ＭＯ
３）ランジスタ１０〜１３によるものと同一構成である
ので省略している。
次に第２図の回路動作を第３図の波形図を用いて説明す
る。第３図の波形はアドレス信号ＡＯ＝“０”となる番
地の記憶素子がメモリ動作を行なうことを示している。
る。第３図の波形はアドレス信号ＡＯ＝“０”となる番
地の記憶素子がメモリ動作を行なうことを示している。
まず時刻ｔ１において番地指定のためＡｏ倍信号“０”
に変化する。しかしζ否信号が“１”なのでで１゛信号
は“１”で、ＭＯＳ）ランジスタ１３はＯＮになってお
り、アドレス信号Ａｏは“Ｏ”に保たれたままである。
に変化する。しかしζ否信号が“１”なのでで１゛信号
は“１”で、ＭＯＳ）ランジスタ１３はＯＮになってお
り、アドレス信号Ａｏは“Ｏ”に保たれたままである。
次に時刻ｔ２で面信号が“０”に変わるとび茗”信号は
“０”になり、ＭＯＳ）ランジスタ１２がＯＮ、ＭＯＳ
）−７７ジスタ１３がＯＦＦするので（ＭＯＳ）ランジ
スタ１０はすでにＯＮ、１１はＯＦＦしている〕、６゛
信号は“１”になる。この心°信号のレベルがこの素子
のデコーダ回路（図示省略）に伝えられ指定されたメモ
リセルが選ばれ、この後データの読み出しあるいは書き
込みが行なわれる。
“０”になり、ＭＯＳ）ランジスタ１２がＯＮ、ＭＯＳ
）−７７ジスタ１３がＯＦＦするので（ＭＯＳ）ランジ
スタ１０はすでにＯＮ、１１はＯＦＦしている〕、６゛
信号は“１”になる。この心°信号のレベルがこの素子
のデコーダ回路（図示省略）に伝えられ指定されたメモ
リセルが選ばれ、この後データの読み出しあるいは書き
込みが行なわれる。
上記メモリ動作が終ると時刻ｔ３で６百信号が再び“１
”になる。この場合時刻ｔ１と同様にヒ茗。
”になる。この場合時刻ｔ１と同様にヒ茗。
信号が１”になり、ＭＯＳ）ランジスタ１２が０、ＦＦ
、ＭＯＳ）ランジスタ１３がＯＮとなり、蔦゛信号はＡ
ｏ倍信号は無関係に“０”となる。
、ＭＯＳ）ランジスタ１３がＯＮとなり、蔦゛信号はＡ
ｏ倍信号は無関係に“０”となる。
従って時刻ｔ４でＡｏ倍信号“１”に変わってもＡθ信
号の入力回路は動作しない。
号の入力回路は動作しない。
第３図（ｆｌに本人力回路の電源電流波形が示されてい
る。同図に示されているように時刻ｔ２．ｔ３において
はσ百信号およびＡ、信号に対して設けられた入力回路
のインバータ回路が動作するときの過度的な電流が流れ
ている。この電流はインバータを構成するＰチャネルＭ
Ｏ３Ｉ−ランジスタとＮチャネルＭＯ３）ランジスタが
所定時間に同時にＯＮすることによって流れるものであ
る。
る。同図に示されているように時刻ｔ２．ｔ３において
はσ百信号およびＡ、信号に対して設けられた入力回路
のインバータ回路が動作するときの過度的な電流が流れ
ている。この電流はインバータを構成するＰチャネルＭ
Ｏ３Ｉ−ランジスタとＮチャネルＭＯ３）ランジスタが
所定時間に同時にＯＮすることによって流れるものであ
る。
ここで問題にすべきはσ３信号がｌ”の期間、すなわち
待機時に流れる電流である。この電流は面信号の入力レ
ベルに依存する。具体的にはτ百信号のレベルが電源電
圧と同じ（＝Ｖｃｃ）ならばＭＯＳ）ランジスタ３が完
全にＯＦＦとなり電源電流は流れない（第３図＋ｆｌ中
、実線で示すようにＰ−Ｎ接合のリーク電流のみとなる
）。しかるにＣ８信号のレベルがＴＴＬレベル、即ち２
．４■の場合、Ｖｃｃ＝５ＶとするとＭＯＳトランジス
タ３のしきい値電圧は−０，５Ｖ程度に設定されるので
、入力とＶｃｅ間の電圧差（２，４Ｖ −５Ｖ ＝ −
２，６■）がＭＯＳ）ランジスタ３のしきい値電圧−〇
、５Ｖを越えてしまい、ＭＯ３Ｉ−ランジスタ３はＯＮ
し、第３図（ｆｌの破線に示すような数ｍＡの電流が流
れることとなる。この電流値は電池でバンクアップする
場合許容できない値である。
待機時に流れる電流である。この電流は面信号の入力レ
ベルに依存する。具体的にはτ百信号のレベルが電源電
圧と同じ（＝Ｖｃｃ）ならばＭＯＳ）ランジスタ３が完
全にＯＦＦとなり電源電流は流れない（第３図＋ｆｌ中
、実線で示すようにＰ−Ｎ接合のリーク電流のみとなる
）。しかるにＣ８信号のレベルがＴＴＬレベル、即ち２
．４■の場合、Ｖｃｃ＝５ＶとするとＭＯＳトランジス
タ３のしきい値電圧は−０，５Ｖ程度に設定されるので
、入力とＶｃｅ間の電圧差（２，４Ｖ −５Ｖ ＝ −
２，６■）がＭＯＳ）ランジスタ３のしきい値電圧−〇
、５Ｖを越えてしまい、ＭＯ３Ｉ−ランジスタ３はＯＮ
し、第３図（ｆｌの破線に示すような数ｍＡの電流が流
れることとなる。この電流値は電池でバンクアップする
場合許容できない値である。
このため従来、この様な用途に対してはＣ８回路を駆動
するＴＴＬ回路の出力と電源端子との間にプルアップ抵
抗を設けてＴＴＬの出力レベルを電源電圧Ｖｃｃまで上
げて待機時の電流を減らすようにしている。
するＴＴＬ回路の出力と電源端子との間にプルアップ抵
抗を設けてＴＴＬの出力レベルを電源電圧Ｖｃｃまで上
げて待機時の電流を減らすようにしている。
しかしながらプルアンプ抵抗を設けると、これにより実
装スペースが増加するという欠点があった。
装スペースが増加するという欠点があった。
本発明は上記の様な従来のものの欠点を除去するために
なされたもので、Ｖｃｃ端子とインバータ回路を構成す
るＶｃｃ端子側ＭＯ３）ランジスタとの間にｌ・ランジ
スタを設け、このトランジスタのゲート電極にＶｃｃ電
圧よりも低い一定電圧を与えることにより、待機時に流
れる電源電流を遮断することができる半導体入力回路を
提供することを目的としている。
なされたもので、Ｖｃｃ端子とインバータ回路を構成す
るＶｃｃ端子側ＭＯ３）ランジスタとの間にｌ・ランジ
スタを設け、このトランジスタのゲート電極にＶｃｃ電
圧よりも低い一定電圧を与えることにより、待機時に流
れる電源電流を遮断することができる半導体入力回路を
提供することを目的としている。
以下、本発明の一実施例を図について説明する。
第４図は本発明の一実施例を示す回路図である。
図において、第２図と同一符号は同一のものを示してい
る。４は一方の主電極が接地され、ゲート電極が入力端
子２に接続されたＮチャネルＭＯＳトランジスタ（第１
のＭＯＳ）ランジスタ）、３は一方の主電極が上記ＭＯ
３）ランジスタ４の他方の主電極に接続され、ゲート電
極が上記入力端子２に接続されたＰチャネルＭＯ３）ラ
ンジスタ（第２のＭＯ５Ｌラントランジスタり、上記両
トランジスタ４．３の接続点５が出方端子となっている
。また１５は一方の主電極が上記ＭＯ３）ランジスタ３
の他方の主電極に、他方の主電極が電源端子１に接続さ
れたＮチャネルＭＯＳ）ランジスタ（第３のＭＯ３Ｉ−
ランジスタ）である。１６はＭＯＳトランジスタ１５と
３との接続点である。
る。４は一方の主電極が接地され、ゲート電極が入力端
子２に接続されたＮチャネルＭＯＳトランジスタ（第１
のＭＯＳ）ランジスタ）、３は一方の主電極が上記ＭＯ
３）ランジスタ４の他方の主電極に接続され、ゲート電
極が上記入力端子２に接続されたＰチャネルＭＯ３）ラ
ンジスタ（第２のＭＯ５Ｌラントランジスタり、上記両
トランジスタ４．３の接続点５が出方端子となっている
。また１５は一方の主電極が上記ＭＯ３）ランジスタ３
の他方の主電極に、他方の主電極が電源端子１に接続さ
れたＮチャネルＭＯＳ）ランジスタ（第３のＭＯ３Ｉ−
ランジスタ）である。１６はＭＯＳトランジスタ１５と
３との接続点である。
１７〜２３は電源端子１と接地（第１の電源端子）との
間に直列に接続されたＮチャネルＭＯＳ）ランジスタで
、１７は高抵抗の負荷Ｍｏｓトランジスタ、１８〜２３
はドレインとゲート電極とが接続されたＭＯＳ）ランジ
スタである。２４はＭＯＳ）ランジスタ１７と１８〜２
３との接続点である。そして図中の５０ｆＪ（ＭＯＳ）
ランジスタ１５のゲート電極に、電源電圧より低い一定
電圧を印加する電圧発注回路となっている。
間に直列に接続されたＮチャネルＭＯＳ）ランジスタで
、１７は高抵抗の負荷Ｍｏｓトランジスタ、１８〜２３
はドレインとゲート電極とが接続されたＭＯＳ）ランジ
スタである。２４はＭＯＳ）ランジスタ１７と１８〜２
３との接続点である。そして図中の５０ｆＪ（ＭＯＳ）
ランジスタ１５のゲート電極に、電源電圧より低い一定
電圧を印加する電圧発注回路となっている。
次に第４図の回路の動作について説明する。
第４図の様な電源電圧Ｖｃｃが５Ｖの回路においては、
ＮチャネルＭＯＳ）ランジスタのしきい値電圧は３Ｍ常
０．５Ｖ程度に設定される。また高抵抗ＭＯ３）ランジ
スタ１７は接続点２４に電圧を供給するのみであり、例
えばＩＭΩ程度の非常に高抵抗に設定される。
ＮチャネルＭＯＳ）ランジスタのしきい値電圧は３Ｍ常
０．５Ｖ程度に設定される。また高抵抗ＭＯ３）ランジ
スタ１７は接続点２４に電圧を供給するのみであり、例
えばＩＭΩ程度の非常に高抵抗に設定される。
この様に負荷ＭＯ３）ランジスタ１７がらの電流を少な
くしているので、接続点２４の電圧はＭＯＳ）ランジス
タ１８〜２３のしきい値電圧の積み重ねによって決まる
。第４図の場合ＭＯ３）ランジスタが６個接続されてい
るので、接続点２４の電圧Ｖ２４は０．５ＶＸ６＝３Ｖ
となる。次にこの電圧がＭＯＳ）ランジスタ１５のゲー
ト電極に印加された場合、ＭＯＳ）ランジスタ１５はい
わゆるソースフォロワの動作を行ない接続点１６にはＭ
ＯＳトランジスタ１５のゲート電極の電圧よりもＭＯＳ
トランジスタ１５のしきい値電圧（＝０．５Ｖ）分だけ
低い電圧Ｖ１６＝ ３ Ｖ −０，５Ｖ ＝ ２．５Ｖ
が現われる。
くしているので、接続点２４の電圧はＭＯＳ）ランジス
タ１８〜２３のしきい値電圧の積み重ねによって決まる
。第４図の場合ＭＯ３）ランジスタが６個接続されてい
るので、接続点２４の電圧Ｖ２４は０．５ＶＸ６＝３Ｖ
となる。次にこの電圧がＭＯＳ）ランジスタ１５のゲー
ト電極に印加された場合、ＭＯＳ）ランジスタ１５はい
わゆるソースフォロワの動作を行ない接続点１６にはＭ
ＯＳトランジスタ１５のゲート電極の電圧よりもＭＯＳ
トランジスタ１５のしきい値電圧（＝０．５Ｖ）分だけ
低い電圧Ｖ１６＝ ３ Ｖ −０，５Ｖ ＝ ２．５Ｖ
が現われる。
この状態においては、面信号の“１”レベルが２．４■
になってもＭＯＳトランジスタ３のソース電極〔接続点
１６〕とゲート電極〔入力端子２〕との間の電圧差Ｖ１
Ｂ−Ｖ２は、２．５Ｖ−２，４Ｖ＝０．ＩＶとなり、こ
れはＭＯＳ）ランジスタ３のしきい値電圧よりも絶対値
で小さく、従ってＭｏ３）ランジスタ３はＯＦＦとなり
電源電流は流れない。
になってもＭＯＳトランジスタ３のソース電極〔接続点
１６〕とゲート電極〔入力端子２〕との間の電圧差Ｖ１
Ｂ−Ｖ２は、２．５Ｖ−２，４Ｖ＝０．ＩＶとなり、こ
れはＭＯＳ）ランジスタ３のしきい値電圧よりも絶対値
で小さく、従ってＭｏ３）ランジスタ３はＯＦＦとなり
電源電流は流れない。
ただし、■信号が“０”のとき接続点５の“１″出力電
圧のレベルは２．５■となり、Ｍｏ３）ランジスタロ、
７を通して電源電流が流れる。しかるにこの場合の電流
は動作時の電流であり、動作時の電流全体の数％程度で
あるので問題とはならない。
圧のレベルは２．５■となり、Ｍｏ３）ランジスタロ、
７を通して電源電流が流れる。しかるにこの場合の電流
は動作時の電流であり、動作時の電流全体の数％程度で
あるので問題とはならない。
このように本実施例では、σ百信号の入力回路と電源端
子との間にＭｏ３Ｉ−ランジスタ１５を設け、このＭｏ
３）ランジスタ１５のゲート電極に、電源端子と接地と
の間に設けた電圧発生回路の一定電圧を加えるようにし
たので、ｅ１入力信号がＴＴＬレベルであってもσ茗入
力回路の電源電流を遮断でき、従来回路で設けられてい
たプルアップ抵抗が不要となり、実装スペースを節約で
きる効果がある。
子との間にＭｏ３Ｉ−ランジスタ１５を設け、このＭｏ
３）ランジスタ１５のゲート電極に、電源端子と接地と
の間に設けた電圧発生回路の一定電圧を加えるようにし
たので、ｅ１入力信号がＴＴＬレベルであってもσ茗入
力回路の電源電流を遮断でき、従来回路で設けられてい
たプルアップ抵抗が不要となり、実装スペースを節約で
きる効果がある。
また上記電圧発生回路５０を設けたことによる電源電流
の増加分は（５Ｖ−３Ｖ）／ＩＭΩ−２μＡ程度であり
、バンテリーパフクアソプの許容電流よりも十分に小さ
い。
の増加分は（５Ｖ−３Ｖ）／ＩＭΩ−２μＡ程度であり
、バンテリーパフクアソプの許容電流よりも十分に小さ
い。
なおこの実施例では正極性の電源を用いた場合について
述べたが、各信号の極性とＭＯＳトランジスタの極性を
逆にして負極性の電源で実施することも可能である。
述べたが、各信号の極性とＭＯＳトランジスタの極性を
逆にして負極性の電源で実施することも可能である。
また、この実施例では記憶素子の場合について述べたが
、本発明は動作状態と待機状態を持つ半導体集積回路で
あれば、どのようなものにも適用でき、上記実施例と同
様の効果が得られる。
、本発明は動作状態と待機状態を持つ半導体集積回路で
あれば、どのようなものにも適用でき、上記実施例と同
様の効果が得られる。
以上のように、本発明によれば、半導体集積回路中の動
作状態と待機状態とを制御するためのτ子回路と電源端
子との間にＭｏＳトランジスタを設け、このＭｏ３Ｉ−
ランジスタのゲート電極に電源端子と接地との間に設け
た一定電圧発生回路の電圧を加えるようにしたので、上
記Ｃ８回路の入力信号がＴＴＬレベルのときでも、待機
時に流れる電源電流を確実に遮断して低消費電力とする
ことができ、しかもその実装スペースを節約できる効果
がある。
作状態と待機状態とを制御するためのτ子回路と電源端
子との間にＭｏＳトランジスタを設け、このＭｏ３Ｉ−
ランジスタのゲート電極に電源端子と接地との間に設け
た一定電圧発生回路の電圧を加えるようにしたので、上
記Ｃ８回路の入力信号がＴＴＬレベルのときでも、待機
時に流れる電源電流を確実に遮断して低消費電力とする
ことができ、しかもその実装スペースを節約できる効果
がある。
第１図は５人力を持つ半導体集積回路のＣＳ信号及び電
源電流波形図、第２図は従来のσ茗入力回路の回路図、
第３図は第２図の回路の各部波形図、第４図は本発明の
一実施例を示す回路図である。 ４・・・第１のＭｏ３）ランジスタ、３・・・第２のＭ
ｏ３）ランジスク、１５・・・第３のＭｏ３Ｉ−ランジ
スタ、１・・・第２の電源端子、５０・・・電圧発生回
路、１７〜２３・・・ＮチャネルＭｏ３）ランジスタ。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 ｔ１ｔ２ｔ３ｔ４ 第・４図
源電流波形図、第２図は従来のσ茗入力回路の回路図、
第３図は第２図の回路の各部波形図、第４図は本発明の
一実施例を示す回路図である。 ４・・・第１のＭｏ３）ランジスタ、３・・・第２のＭ
ｏ３）ランジスク、１５・・・第３のＭｏ３Ｉ−ランジ
スタ、１・・・第２の電源端子、５０・・・電圧発生回
路、１７〜２３・・・ＮチャネルＭｏ３）ランジスタ。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 ｔ１ｔ２ｔ３ｔ４ 第・４図
Claims (1)
- （１）半導体集積回路に信号を入力するための回路であ
って、一方の主電極が第１の電源端子に他方の主電極が
出力端子にゲート電極が入力端子に接続された第１のＭ
Ｏ３Ｉ−ランジスタと、一方の主電極が上記出力端子に
ゲート電極が上記入力端子に接続された上記第１のＭＯ
Ｓ）ランジスタと逆導電形の第２のＭＯＳ）ランジスタ
と、一方の主電極が上記第２のＭＯＳ）ランジスタの他
方の主電極に他方の主電極が第２の電源端子に接続され
た上記第１のＭＯ’ＳＩ−ランジスタと同一導電形の第
３のＭＯＳ）ランジスタと、該第３のＭＯＳトランジス
タのゲート電極に上記第２の電源端子の電圧よりも小さ
い一定電圧を加える電圧発生回路とを備えたことを特徴
とする半導体入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250247A JPS60143498A (ja) | 1983-12-29 | 1983-12-29 | 半導体入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250247A JPS60143498A (ja) | 1983-12-29 | 1983-12-29 | 半導体入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60143498A true JPS60143498A (ja) | 1985-07-29 |
Family
ID=17205030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250247A Pending JPS60143498A (ja) | 1983-12-29 | 1983-12-29 | 半導体入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143498A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257318A (ja) * | 1985-09-03 | 1987-03-13 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 |
| US4833656A (en) * | 1986-11-11 | 1989-05-23 | Mitsubishi Denki Kabushiki Kaisha | Fast access circuit for dynamic type semiconductor memory device |
| WO1992003825A1 (fr) * | 1990-08-28 | 1992-03-05 | Fujitsu Limited | Circuit d'initialisation et dispositif a semi-conducteurs utilisant ce circuit |
| JPH05275997A (ja) * | 1991-02-05 | 1993-10-22 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6366126B1 (en) | 1998-12-11 | 2002-04-02 | Nec Corporation | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
| DE19502598B4 (de) * | 1994-01-31 | 2012-10-18 | Hynix Semiconductor Inc. | Eingangspuffer für CMOS-Schaltungen |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112131A (en) * | 1978-02-23 | 1979-09-01 | Nec Corp | Sense amplifier circuit of mos memory |
| JPS58116817A (ja) * | 1981-12-21 | 1983-07-12 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌ−ｃｍｏｓ入力バツフア |
| JPS58129830A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 変換回路 |
-
1983
- 1983-12-29 JP JP58250247A patent/JPS60143498A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112131A (en) * | 1978-02-23 | 1979-09-01 | Nec Corp | Sense amplifier circuit of mos memory |
| JPS58116817A (ja) * | 1981-12-21 | 1983-07-12 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌ−ｃｍｏｓ入力バツフア |
| JPS58129830A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 変換回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257318A (ja) * | 1985-09-03 | 1987-03-13 | モトロ−ラ・インコ−ポレ−テツド | Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 |
| US4833656A (en) * | 1986-11-11 | 1989-05-23 | Mitsubishi Denki Kabushiki Kaisha | Fast access circuit for dynamic type semiconductor memory device |
| WO1992003825A1 (fr) * | 1990-08-28 | 1992-03-05 | Fujitsu Limited | Circuit d'initialisation et dispositif a semi-conducteurs utilisant ce circuit |
| JPH05275997A (ja) * | 1991-02-05 | 1993-10-22 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE19502598B4 (de) * | 1994-01-31 | 2012-10-18 | Hynix Semiconductor Inc. | Eingangspuffer für CMOS-Schaltungen |
| US6366126B1 (en) | 1998-12-11 | 2002-04-02 | Nec Corporation | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6107830A (en) | Integrated circuit device including CMOS tri-state drivers suitable for powerdown | |
| US6031778A (en) | Semiconductor integrated circuit | |
| JPH0459720B2 (ja) | ||
| US7023757B2 (en) | Semiconductor device | |
| JPH0247039B2 (ja) | ||
| JPS60143498A (ja) | 半導体入力回路 | |
| US10331151B1 (en) | Systems for generating process, voltage, temperature (PVT)-independent current | |
| JPH05250899A (ja) | 半導体メモリ | |
| US6914844B2 (en) | Deep power down switch for memory device | |
| JPS5839117A (ja) | Ｍｏｓトランジスタ駆動回路 | |
| JPS6260190A (ja) | 半導体記憶装置 | |
| JPH02186666A (ja) | 半導体集積回路 | |
| JPH01118289A (ja) | 半導体装置の制御回路 | |
| JPS6239516B2 (ja) | ||
| JPS6218993B2 (ja) | ||
| JPH0438798A (ja) | 不揮発性半導体記憶装置の書込み回路 | |
| JP2000068815A (ja) | 集積回路装置 | |
| JPS593523A (ja) | 半導体記憶装置 | |
| JPH0422000A (ja) | 半導体装置 | |
| KR960005797Y1 (ko) | 반도체장치의 제어회로(control circuit of semiconductor device) | |
| JPS60223096A (ja) | 半導体集積回路 | |
| JPH02220297A (ja) | 不揮発性半導体記憶装置 | |
| JPH04123391A (ja) | ゲートアレイ用出力バッファ回路 | |
| JPH04339398A (ja) | 半導体メモリ装置のアドレス入力初段回路 | |
| JPS6160514B2 (ja) |