JPS6014367A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS6014367A JPS6014367A JP58121596A JP12159683A JPS6014367A JP S6014367 A JPS6014367 A JP S6014367A JP 58121596 A JP58121596 A JP 58121596A JP 12159683 A JP12159683 A JP 12159683A JP S6014367 A JPS6014367 A JP S6014367A
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- JP
- Japan
- Prior art keywords
- information
- module
- path
- memory
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はシステム・制御部と複数のモジュールとが共通
パスを介して接続されるシステムにおける上記複数モジ
ュールの識別に関するものである。
パスを介して接続されるシステムにおける上記複数モジ
ュールの識別に関するものである。
（従来技術）
第１図に情報処理システム構成図を示す。第１図におい
て１はシステムの管理とモジュール２のザービスを行な
うシステム制御部、２は種々の処理装置モジュール≠１
．モジュール≠２．・・・、モジュールｉｎ、・・・か
ら構成されるモジュール群、３は各モジュール識別コー
ド情報（ＩＤ情報）を格納する記憶装置、４は共通パス
である。
て１はシステムの管理とモジュール２のザービスを行な
うシステム制御部、２は種々の処理装置モジュール≠１
．モジュール≠２．・・・、モジュールｉｎ、・・・か
ら構成されるモジュール群、３は各モジュール識別コー
ド情報（ＩＤ情報）を格納する記憶装置、４は共通パス
である。
第１図の如く複数モジュール≠１．＋、？、・・・寺ｎ
。
。
・・・がシステム制御部１の元で集中管理される情報処
理システムにおいてはシステム制御部１はモノーール−
ｆｌ＝１．４２．・・・４ｐ ｎ ＋・・・が共通パス
のどこに接続されているかを認識してシステムの管理と
モジュール２のザービスを行なっている。
理システムにおいてはシステム制御部１はモノーール−
ｆｌ＝１．４２．・・・４ｐ ｎ ＋・・・が共通パス
のどこに接続されているかを認識してシステムの管理と
モジュール２のザービスを行なっている。
従来から共通・ぐス」二のどこにどのモジュールが接続
されているかを認識するだめに記憶装置３に各モジュー
ル＋’ １ ＋ ’Ｉｆ’ ２ ＋・・・＋ｎ、・・・
のＩＤ情報を予め固定的に格納しておきシステム管理と
モノー−ル２のザービスを行なってきた。従ってシステ
ム構成が変わると」−記記憶装置３に固定的に格納され
るＩＤ情報の交Ｉ奥が必要となりシステムの融通性が低
下するとともに拡張性が無いという欠点が有つｋＯ （発明の目的） 本発明は以上の点に鑑みてなされたものであり、［」的
とするところはシステム構成が変っても丁り情報の交換
なｉ〜にシステム制御部が各モノーールのＩＤ情報を容
易に認識できる情報処理システムを提供することである
。
されているかを認識するだめに記憶装置３に各モジュー
ル＋’ １ ＋ ’Ｉｆ’ ２ ＋・・・＋ｎ、・・・
のＩＤ情報を予め固定的に格納しておきシステム管理と
モノー−ル２のザービスを行なってきた。従ってシステ
ム構成が変わると」−記記憶装置３に固定的に格納され
るＩＤ情報の交Ｉ奥が必要となりシステムの融通性が低
下するとともに拡張性が無いという欠点が有つｋＯ （発明の目的） 本発明は以上の点に鑑みてなされたものであり、［」的
とするところはシステム構成が変っても丁り情報の交換
なｉ〜にシステム制御部が各モノーールのＩＤ情報を容
易に認識できる情報処理システムを提供することである
。
（発明の構成）
本発明は上記目的を達成するために共通パスの使用要求
の競合を制御するパス競合制御部と、複数モノー−ルの
ＩＤ情報を格納する記憶部と、上記複数モノー−ルから
のＩＤ情報書込み要求に応じて上記記憶部にＩＤ情報を
格納する手段とを備えると共に、」−記複数モジュール
には各々該モジュールの物理アドレスおよび丁り情報送
出手段を備え、システムの初期化ｌ；１１に−に記複数
モノ５．−ルはＩＤ情報転送ＫＩＸ備ができるとＪＴ’
）情報量ｉΔみ要求を出ｌ〜に記・々ス競合制御部の制
俺１に３Ｊ：り自分がパス使用権を得ると自分の物理ア
ドレスおよびＩＤ情報を送出し該物理アドレスに応じた
一］二記記憶部のアドレスに」二記丁り情報を格納する
ものであり以下詳細に説明する。
の競合を制御するパス競合制御部と、複数モノー−ルの
ＩＤ情報を格納する記憶部と、上記複数モノー−ルから
のＩＤ情報書込み要求に応じて上記記憶部にＩＤ情報を
格納する手段とを備えると共に、」−記複数モジュール
には各々該モジュールの物理アドレスおよび丁り情報送
出手段を備え、システムの初期化ｌ；１１に−に記複数
モノ５．−ルはＩＤ情報転送ＫＩＸ備ができるとＪＴ’
）情報量ｉΔみ要求を出ｌ〜に記・々ス競合制御部の制
俺１に３Ｊ：り自分がパス使用権を得ると自分の物理ア
ドレスおよびＩＤ情報を送出し該物理アドレスに応じた
一］二記記憶部のアドレスに」二記丁り情報を格納する
ものであり以下詳細に説明する。
（実施例）
第２図は本発明の一実施例のシステム制御部のブロック
図、第３図はデータの構成図、第４図はモノー−ルのブ
ロック図である。第２図においてＩＯは各モ・クーール
から送出されるパス使用要求信’ｉ （ＢＲＥＱＴ ）
の競合を整理するパス競合制御部であり各モクーールヘ
パス使用許可信号を力える。
図、第３図はデータの構成図、第４図はモノー−ルのブ
ロック図である。第２図においてＩＯは各モ・クーール
から送出されるパス使用要求信’ｉ （ＢＲＥＱＴ ）
の競合を整理するパス競合制御部であり各モクーールヘ
パス使用許可信号を力える。
１１は共通パス４のデータ線上のデータを一時記憶する
レジスタ、１２は各モジーールの■Ｄ’Ｉｆｆ報を格納
するメモリ、１３はメモリ１２の書込み／読出しを制御
するメモリ制御部である。第４図において２１０ 、２
２０はモジュール’＃’１１モジュール＋２の物理アド
レスおよびＩＤ情報設定部でありンヨート線等によシ固
定とするかディジスイッチ等により半固定とするもので
ある。２１１゜２２１はドライ・ぐであシステム制御部
ｌ内の・ぐス競合制御部１０により共通パス４の使用権
が与えられたときデータ線上にＩＤ情報を送出する。
レジスタ、１２は各モジーールの■Ｄ’Ｉｆｆ報を格納
するメモリ、１３はメモリ１２の書込み／読出しを制御
するメモリ制御部である。第４図において２１０ 、２
２０はモジュール’＃’１１モジュール＋２の物理アド
レスおよびＩＤ情報設定部でありンヨート線等によシ固
定とするかディジスイッチ等により半固定とするもので
ある。２１１゜２２１はドライ・ぐであシステム制御部
ｌ内の・ぐス競合制御部１０により共通パス４の使用権
が与えられたときデータ線上にＩＤ情報を送出する。
２１２．２２２は各モジュールの制御部であシシステム
の初期化指令信号５ＹＲ（電源投入後あるいはシステム
再構築等のトータルシステムリセット時に送出）により
ＩＤ情報をシステム制御部１へ送出する。
の初期化指令信号５ＹＲ（電源投入後あるいはシステム
再構築等のトータルシステムリセット時に送出）により
ＩＤ情報をシステム制御部１へ送出する。
以上の構成においてこのシステムの動作を説明する。
先ず上記ＳＹＲ信号により各モジーールはシステム制御
部１がＩＤ情報を要求していることを知９、ＩＤ情報転
送準備が整ったモジュールがパス使用要求信号（ＢＲＥ
ＱＴ ）を送信する。システム制御部Ｉのパス競合制御
部ｌＯによシパス使用が許可されたモノニールは第３図
に示す如く自身の物理ア（５） ドレスお」：びＩＤ情報をドライバを介してデータ線上
に乗ぜる。システム制御部ｌはモジュールからのＩＤ情
報がデータ線上で有効な期間に該ＩＤ情報をザンゾリン
グしてレジスタ１１に一時記憶する。さらにシステム制
御部１はＳＹＲ信号によりメモリ１２へのＩＤ情報格納
を知りメモリ制御１部１３によりレジスタ１１のデータ
をアドレスおよび書込みデータとしてメモリ１２にＩＤ
情報を格納する。以降パス競合制御部１０のノ４ス制御
により各モジュールのＩＤ情報を次々とメモリ１２に格
納する。
部１がＩＤ情報を要求していることを知９、ＩＤ情報転
送準備が整ったモジュールがパス使用要求信号（ＢＲＥ
ＱＴ ）を送信する。システム制御部Ｉのパス競合制御
部ｌＯによシパス使用が許可されたモノニールは第３図
に示す如く自身の物理ア（５） ドレスお」：びＩＤ情報をドライバを介してデータ線上
に乗ぜる。システム制御部ｌはモジュールからのＩＤ情
報がデータ線上で有効な期間に該ＩＤ情報をザンゾリン
グしてレジスタ１１に一時記憶する。さらにシステム制
御部１はＳＹＲ信号によりメモリ１２へのＩＤ情報格納
を知りメモリ制御１部１３によりレジスタ１１のデータ
をアドレスおよび書込みデータとしてメモリ１２にＩＤ
情報を格納する。以降パス競合制御部１０のノ４ス制御
により各モジュールのＩＤ情報を次々とメモリ１２に格
納する。
尚、上記実施例において各モジュールの物理アドレスを
メモリ１２のアドレスとしだがメモリ構成およびＩＤ情
報量により変形することも可能である。この場合周知技
術を用いてレジスタ１１とメモリ１２との間にアドレス
変換部を追加すれば良い。
メモリ１２のアドレスとしだがメモリ構成およびＩＤ情
報量により変形することも可能である。この場合周知技
術を用いてレジスタ１１とメモリ１２との間にアドレス
変換部を追加すれば良い。
次にパス競合制御部１０について簡単に説明するとパス
競合制御部１０において各モジュ−／しのパス使用要求
信号（ＢＲＥＱＩ ）には優先順位が決め（６） られている。例えばシスデノ、ＨｊＩＪ御部１に近く接
続されるモジュール（＋７）を最も高い優先順位として
シスチン、：ＩｊｌＪ御部１から遠ざかる程優先順位を
下げていく。パス使用要求が競合した場合には優先順位
の高い要求が許容され他の要求は保留される０ （発明の効果） 以上詳Ａ４１１に説明したように本発明によればシスデ
ノ、の初」υ」化時にパス使用権を得たモジュールが自
分の物理アドレスおよびＴＤ情報をパス上に送出し、該
パスに接続されたｒＤ情報格納部の上記物理アドレスに
応１〕だアドレスに上記ＩＤ情報を格納することにより
、システム構成が変ってもＩＤ情報の交換々しにシステ
ム制御部が各モノーールのＩＤ情報を容易に認識でき融
通性および拡張性に富んだシステムが実現できる。
競合制御部１０において各モジュ−／しのパス使用要求
信号（ＢＲＥＱＩ ）には優先順位が決め（６） られている。例えばシスデノ、ＨｊＩＪ御部１に近く接
続されるモジュール（＋７）を最も高い優先順位として
シスチン、：ＩｊｌＪ御部１から遠ざかる程優先順位を
下げていく。パス使用要求が競合した場合には優先順位
の高い要求が許容され他の要求は保留される０ （発明の効果） 以上詳Ａ４１１に説明したように本発明によればシスデ
ノ、の初」υ」化時にパス使用権を得たモジュールが自
分の物理アドレスおよびＴＤ情報をパス上に送出し、該
パスに接続されたｒＤ情報格納部の上記物理アドレスに
応１〕だアドレスに上記ＩＤ情報を格納することにより
、システム構成が変ってもＩＤ情報の交換々しにシステ
ム制御部が各モノーールのＩＤ情報を容易に認識でき融
通性および拡張性に富んだシステムが実現できる。
第１図は情報処理システム構成図、第２図はシステムｆ
ｆＪＩＪ御部の構成図、第３図はシステムの初期化時に
転送されるデータの構成図、第４図はモジ一−ルの構成
図である。 １：システム、制ｍＮＶ＋、２ ：モジュール群、３：
記憶装置、４：共通パス、１０：パス競合制御部、１１
：レジスタ、１２：メモリ、１３：メモリ制御＆１六
２Ｊ０，２２０：物理アドレスおよびＩＤ情報設定部、
２１１ 、２２１ ：ドライバ、２１２゜２２２＝制御
部。 特許出願人 沖電気工業株式会社 第１図 第２図 １ 第３図
ｆＪＩＪ御部の構成図、第３図はシステムの初期化時に
転送されるデータの構成図、第４図はモジ一−ルの構成
図である。 １：システム、制ｍＮＶ＋、２ ：モジュール群、３：
記憶装置、４：共通パス、１０：パス競合制御部、１１
：レジスタ、１２：メモリ、１３：メモリ制御＆１六
２Ｊ０，２２０：物理アドレスおよびＩＤ情報設定部、
２１１ 、２２１ ：ドライバ、２１２゜２２２＝制御
部。 特許出願人 沖電気工業株式会社 第１図 第２図 １ 第３図
Claims (1)
- 複数のモジュールがシステム制御部に共通パスを介して
集中管理される情報処理システムにおいて、上記共通パ
スの使用要求の競合を制御するパス競合制御部と、上記
複数モジュールのＩＤ情報を格納する記憶部と、」二記
複数モジュールからのＩＤ情報書込み要求に応じて上記
記憶部にＩＤ情報を格納する手段とを備えると共に、上
記複数モジュールには各々該モソ、−−ルの物理アドレ
スおよびＴＤ情報送出手段を備え、システムの初期化時
に上記複数モジュールはＩＩ）情報転送準備ができると
ＩＤ情報也込み要求を出し上記パス競合制御部の制御に
」こり自分がパス使用権を得ると自分の物理アドレスお
よびＩＤ情報を送出し該物理アドレスに応じた」二記記
憶部のアドレスに上記ＩＤ情報を格納することを特徴と
する情報処理システムＯ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121596A JPS6014367A (ja) | 1983-07-06 | 1983-07-06 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121596A JPS6014367A (ja) | 1983-07-06 | 1983-07-06 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6014367A true JPS6014367A (ja) | 1985-01-24 |
Family
ID=14815166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121596A Pending JPS6014367A (ja) | 1983-07-06 | 1983-07-06 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279353A (ja) * | 1985-10-02 | 1987-04-11 | Hitachi Ltd | クロマトグラフ分析システム |
| JPS63220345A (ja) * | 1987-03-10 | 1988-09-13 | Canon Inc | 入出力装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50111949A (ja) * | 1974-02-12 | 1975-09-03 | ||
| JPS55118120A (en) * | 1979-03-02 | 1980-09-10 | Fuji Electric Co Ltd | Setting system for type-based information of input/output card |
| JPS57209522A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Discriminating system for input and output device |
-
1983
- 1983-07-06 JP JP58121596A patent/JPS6014367A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50111949A (ja) * | 1974-02-12 | 1975-09-03 | ||
| JPS55118120A (en) * | 1979-03-02 | 1980-09-10 | Fuji Electric Co Ltd | Setting system for type-based information of input/output card |
| JPS57209522A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Discriminating system for input and output device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279353A (ja) * | 1985-10-02 | 1987-04-11 | Hitachi Ltd | クロマトグラフ分析システム |
| JPS63220345A (ja) * | 1987-03-10 | 1988-09-13 | Canon Inc | 入出力装置 |
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