JPS63228251A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS63228251A JPS63228251A JP6312987A JP6312987A JPS63228251A JP S63228251 A JPS63228251 A JP S63228251A JP 6312987 A JP6312987 A JP 6312987A JP 6312987 A JP6312987 A JP 6312987A JP S63228251 A JPS63228251 A JP S63228251A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- request
- data
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理システムのバス制御方式に関する。
共通バス方式は、データ処理システムに含まれる各種の
ユニットを接続する方法として広く利用されてきた。こ
の技術により、各ユニット間の接続に関するコストの削
減及びシステムに拡張性を持たせることが可能になり、
メモリに対するアクセス及びＩｌｏに対するアクセス、
更に割り込み要求処理等の機能が実現されている。
ユニットを接続する方法として広く利用されてきた。こ
の技術により、各ユニット間の接続に関するコストの削
減及びシステムに拡張性を持たせることが可能になり、
メモリに対するアクセス及びＩｌｏに対するアクセス、
更に割り込み要求処理等の機能が実現されている。
従来のバス制御方式は、中央処理ユニット、周辺制御ユ
ニット等の能動的ユニットはバスを使用したいときには
バスリクエストをバス制御回路に出力し、バス制御回路
はアドレスバスとデータバスが共に使用可能状態である
ときに限りバス使用許可を返送し、能動的ユニットはこ
のバス使用許可を受取るとアドレスバスとデータバスを
介してメモリアクセスを行うように構成されている。
ニット等の能動的ユニットはバスを使用したいときには
バスリクエストをバス制御回路に出力し、バス制御回路
はアドレスバスとデータバスが共に使用可能状態である
ときに限りバス使用許可を返送し、能動的ユニットはこ
のバス使用許可を受取るとアドレスバスとデータバスを
介してメモリアクセスを行うように構成されている。
上述した従来のバス制御方式においては、中央処理ユニ
ットがメモリを読み出す場合において、メモリからの応
答が返るまではデータバスは空いており、またメモリか
ら応答があればアドレスバスが空くにも拘われず、１つ
のメモリリクエストが完結するまでの間、アドレスバス
およびデータバスを占有し続けるため、バスの使用効率
が悪いという問題点である。
ットがメモリを読み出す場合において、メモリからの応
答が返るまではデータバスは空いており、またメモリか
ら応答があればアドレスバスが空くにも拘われず、１つ
のメモリリクエストが完結するまでの間、アドレスバス
およびデータバスを占有し続けるため、バスの使用効率
が悪いという問題点である。
このような問題点は、中央処理ユニットの性能が向上し
、またはシステムに複数の中央処理ユニットを備えるこ
とが行われるようになった近年において顕在化してきた
。
、またはシステムに複数の中央処理ユニットを備えるこ
とが行われるようになった近年において顕在化してきた
。
本発明のバス制御方式は、中央処理ユニット。
周辺制御ユニット等の能動的にメモリにアクセスするユ
ニット群と記憶制御ユニット等の受動的なユニット群が
バスを介して接続されるデータ処理システムにおけるバ
ス制御方式において、能動的ユニット群のそれぞれはメ
モリに対するリード要求を行うバスリクエストとメモリ
に対する書き込み要求を行うバスリクエストを個別に出
力するようにしておき、 アドレスバス、データバス、ソーススロットＩＤ番号ラ
インおよびデスティネーションスロットＩＤ番号ライン
と、 メモリリード要求時にはアドレスバスの使用が可能にな
ればバス使用許可を出し、またメモリライト要求時には
アドレスバス及びデータバス両方の使用が可能な場合の
みにバス使用許可を出すバス制御回路、 とを設け、メモリリード要求時にバス使用許可を受取っ
た能動的ユニットはソーススロットＩＤ番号ラインに自
己のＩＤ番号を出力してメモリアクセスを行い、またこ
のメモリアクセスに対するメモリ読出しデータを受取る
ときにはデスティネーションＩＤ番号ラインを介して自
己のＩＤ番号を通知されるようにしたことを特徴とする
。
ニット群と記憶制御ユニット等の受動的なユニット群が
バスを介して接続されるデータ処理システムにおけるバ
ス制御方式において、能動的ユニット群のそれぞれはメ
モリに対するリード要求を行うバスリクエストとメモリ
に対する書き込み要求を行うバスリクエストを個別に出
力するようにしておき、 アドレスバス、データバス、ソーススロットＩＤ番号ラ
インおよびデスティネーションスロットＩＤ番号ライン
と、 メモリリード要求時にはアドレスバスの使用が可能にな
ればバス使用許可を出し、またメモリライト要求時には
アドレスバス及びデータバス両方の使用が可能な場合の
みにバス使用許可を出すバス制御回路、 とを設け、メモリリード要求時にバス使用許可を受取っ
た能動的ユニットはソーススロットＩＤ番号ラインに自
己のＩＤ番号を出力してメモリアクセスを行い、またこ
のメモリアクセスに対するメモリ読出しデータを受取る
ときにはデスティネーションＩＤ番号ラインを介して自
己のＩＤ番号を通知されるようにしたことを特徴とする
。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、本実施例は中央処理ユニット３、バス
インターフェイスユニット４および２つのメモリ制御ユ
ニット２，７をアドレスバス１゜データバス９．ソース
スロットＩＤ番号ライン８およびデスティネーションＩ
Ｄ番号ライン１０で接続して構成されている。
インターフェイスユニット４および２つのメモリ制御ユ
ニット２，７をアドレスバス１゜データバス９．ソース
スロットＩＤ番号ライン８およびデスティネーションＩ
Ｄ番号ライン１０で接続して構成されている。
中央処理ユニット３とバスインターフェイスユニット４
はバス制御回路１６に対してメモリリードリクエスト１
１と１２並びにメモリライドリクエスト１５と１７を出
力し、バス制御回路１６からはバス使用許可１３と１４
を得る。また、メモリ制御ユニット２と７はバス制御回
路１６に対してＭＣＵバスリクエスト５と１８を出力し
、バス制御回路１６からＭＣＵバス使用許可６と１９を
得るようになっている。
はバス制御回路１６に対してメモリリードリクエスト１
１と１２並びにメモリライドリクエスト１５と１７を出
力し、バス制御回路１６からはバス使用許可１３と１４
を得る。また、メモリ制御ユニット２と７はバス制御回
路１６に対してＭＣＵバスリクエスト５と１８を出力し
、バス制御回路１６からＭＣＵバス使用許可６と１９を
得るようになっている。
アドレスバス１は、能動的にメモリにアクセスするユニ
ットである中央処理ユニット３や周辺制御部からのメモ
リアクセスを仲介するバスインターフェイスユニット４
から出力されるアドレスデータを、メモリ制御ユニット
２又は７に搬送する働きをする。
ットである中央処理ユニット３や周辺制御部からのメモ
リアクセスを仲介するバスインターフェイスユニット４
から出力されるアドレスデータを、メモリ制御ユニット
２又は７に搬送する働きをする。
メモリ読出し動作を行なう場合には、バス制御回路１６
は、メモリリードリクエスト１１又は１２に対してアド
レスバス１が使用可であればバス使用許可１３又は１４
を出力する。中央処理ユニット３又はバスインターフェ
イスユニット４はアドレスデータをアドレスバス１に出
力するだけでなく、要求元の実装されているスロットの
ＩＤ番号を同時に、ソーススロットＩＤ番号ライン８に
出力する。メモリ制御ユニット２又は７は、送られてき
たアドレスデータを（受用してメモリをアクセスし、そ
の後データバス９の使用許可がとれると、読み出したメ
モリデータをデータバス９に、ソーススロットＩＤ番号
ライン８のデータがら得た要求元のＩＤ番号をデスティ
ネーションＩＤ番号ライン１０にそれぞれ出力する。以
上説明したように、メモリ読み出し時においてはアドレ
スデータをメモリ制御ユニット２又は７に転送するフェ
ーズと、メモリ制御ユニット２又は７が読み出したメモ
リデータを要求元に戻すフェーズが、アドレスバス１と
データバス９を使って行なわれる。
は、メモリリードリクエスト１１又は１２に対してアド
レスバス１が使用可であればバス使用許可１３又は１４
を出力する。中央処理ユニット３又はバスインターフェ
イスユニット４はアドレスデータをアドレスバス１に出
力するだけでなく、要求元の実装されているスロットの
ＩＤ番号を同時に、ソーススロットＩＤ番号ライン８に
出力する。メモリ制御ユニット２又は７は、送られてき
たアドレスデータを（受用してメモリをアクセスし、そ
の後データバス９の使用許可がとれると、読み出したメ
モリデータをデータバス９に、ソーススロットＩＤ番号
ライン８のデータがら得た要求元のＩＤ番号をデスティ
ネーションＩＤ番号ライン１０にそれぞれ出力する。以
上説明したように、メモリ読み出し時においてはアドレ
スデータをメモリ制御ユニット２又は７に転送するフェ
ーズと、メモリ制御ユニット２又は７が読み出したメモ
リデータを要求元に戻すフェーズが、アドレスバス１と
データバス９を使って行なわれる。
メモリリード要求元がアドレスデータをメモリ制御ユニ
ット２又は７に送付した後は、アドレスバス１を他のユ
ニットが使用することができる。
ット２又は７に送付した後は、アドレスバス１を他のユ
ニットが使用することができる。
このため他のメモリ制御ユニットに対するメモリアクセ
スの開始、または、メモリ制御ユニット２および７が複
数のリクエストバッファを有するときには引き続いての
メモリアクセスを可能である。
スの開始、または、メモリ制御ユニット２および７が複
数のリクエストバッファを有するときには引き続いての
メモリアクセスを可能である。
次に、メモリに対するデータ書込みの場合についての動
作を説明する。
作を説明する。
中央処理ユニット３が、メモリに対するデータ書き込み
を行う場合、ライトバスリクエスト１５により、バス制
御回路１６にバスの使用を要求する。バス制御回路１６
では、メモリ書き込み要求であることを認識すると、メ
モリ読出し動作時とは異なり、アドレスバス１とデータ
バス９の両方が使用可能かどうか調べる。もしいずれか
のバスが使用可能でなければ、両方のバスが使用可能に
なるまでバス使用許可信号１３は出力しない。
を行う場合、ライトバスリクエスト１５により、バス制
御回路１６にバスの使用を要求する。バス制御回路１６
では、メモリ書き込み要求であることを認識すると、メ
モリ読出し動作時とは異なり、アドレスバス１とデータ
バス９の両方が使用可能かどうか調べる。もしいずれか
のバスが使用可能でなければ、両方のバスが使用可能に
なるまでバス使用許可信号１３は出力しない。
中央処理ユニット３は、バスの使用許可信号１３を受け
とると、アドレスバス１に書き込みアドレスデータ、ま
たデータバス９に書き込みデータを出力する。
とると、アドレスバス１に書き込みアドレスデータ、ま
たデータバス９に書き込みデータを出力する。
以上説明したように本発明は、メモリリクエスト元のＩ
Ｄ番号を搬送するライン２式並びにメモリに対するリー
ド要求に使用するバスリクエストラインおよびメモリ書
込みに使用するバスリクエストラインを設け、メモリリ
ード要求とメモリライト要求とではバス使用許可の出力
異なるように制御することにより、メモリリード動作時
にはアドレスバスが使用可の状悪にある限り、前回のメ
モリリードに対するメモリ読出しデータの出力を待つこ
となく、引き続いてメモリリード動ｆヤに入ることがで
きるようになるので、効率の良いバスの（受用ができる
効果がある。
Ｄ番号を搬送するライン２式並びにメモリに対するリー
ド要求に使用するバスリクエストラインおよびメモリ書
込みに使用するバスリクエストラインを設け、メモリリ
ード要求とメモリライト要求とではバス使用許可の出力
異なるように制御することにより、メモリリード動作時
にはアドレスバスが使用可の状悪にある限り、前回のメ
モリリードに対するメモリ読出しデータの出力を待つこ
となく、引き続いてメモリリード動ｆヤに入ることがで
きるようになるので、効率の良いバスの（受用ができる
効果がある。
第１図は本発明の一実施例のブロック図である。
Claims (1)
- 【特許請求の範囲】 中央処理ユニット、周辺制御ユニット等の能動的にメモ
リにアクセスするユニット群と記憶制御ユニット等の受
動的なユニット群がバスを介して接続されるデータ処理
システムにおけるバス制御方式において、 前記能動的ユニット群のそれぞれはメモリに対するリー
ド要求を行うバスリクエストとメモリに対する書き込み
要求を行うバスリクエストを個別に出力するようにして
おき、 アドレスバス、データバス、ソーススロットＩＤ番号ラ
インおよびデスティネーションスロットＩＤ番号ライン
と、 メモリリード要求時には前記アドレスバスの使用が可能
になればバス使用許可を出し、またメモリライト要求時
には前記アドレスバス及び前記データバス両方の使用が
可能な場合のみにバス使用許可を出すバス制御回路、 とを設け、前記メモリリード要求時に前記バス使用許可
を受取った前記能動的ユニットは前記ソーススロットＩ
Ｄ番号ラインに自己のＩＤ番号を出力してメモリアクセ
スを行い、また該メモリアクセスに対するメモリ読出し
データを受取るときには前記デスティネーションＩＤ番
号ラインを介して自己のＩＤ番号を通知されるようにし
たことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312987A JPS63228251A (ja) | 1987-03-17 | 1987-03-17 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312987A JPS63228251A (ja) | 1987-03-17 | 1987-03-17 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228251A true JPS63228251A (ja) | 1988-09-22 |
Family
ID=13220351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312987A Pending JPS63228251A (ja) | 1987-03-17 | 1987-03-17 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228251A (ja) |
-
1987
- 1987-03-17 JP JP6312987A patent/JPS63228251A/ja active Pending
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