JPS6014521A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は同期式のカウンタ回路に関し、特にクロック
パルスのアップ、ダウンカウントを行なうカウンタ回路
に関する。

〔発明の技術的背景とその問題点〕

第１図は従来の同期式バイナリアップダウンカウンタ回
路の一例を示す。このカウンタ回路は東京芝浦電気株式
会社製のＯ２ＭＯＳデジタル集積回路１−ＴＣ４５１６
ＢＰＪであり、非同期のクリアおよびプリセット機能を
持つ４ビツトのバイナリアップダウンカウンタ回路であ
る。第１図のカウンタ回路では、１個の同期式り形フリ
ップフロップ１１と３個の同期式Ｊ−に形フリップフロ
ップ１２，１３．１４が設けられており、さらに上記各
フリップフロップＪ　１　、　Ｊ　２゜１３のｉ出力信
号とカウンタのアップ／ダウン切替信号ＵＰ／ＤＯＷＮ
とからフリップフロップ１２．１３．１４のＪおよびに
入力信号を形成するための論理回路１５が設けられてい
る。なお、第１図において１６は４ビツトのプリセット
データＡＩＮ　ｒ　ＢＩＮ　ｔ　ＣＩＮ　＋　ＤＩＮと
りＩＪア信号ＣＬＥＡＲおよびロード信号ＬＯＡＤとか
ら各フリップフロップ１１〜１４へのラッチ用データお
よびクリア信号を形成するＦｊ＊　理回路であり、さら
に１７はキャリーＣＡＲＲＹＯＬＴＴを形成するための
論理回路である。

第１図に示す従来回路では、論理回路１６゜１７を除く
回路部分において１ビツト分がそれぞれ同様の回路構成
となっていす、しかも４ビツト分が入り交り合って複雑
な回路構成となっている。したがって、この回路）？集
積化する場合の回路パターンも複雑なものとなり、ひい
てはチップサイズの大型化をもたらし、製造価格が高価
となる欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、複数ビットのアップダウンカウンタ
を構成する場合に、単位カウンタ回路をそのビット数分
だけ縦列接続することによって実現が可能であり、もっ
て集積化する際の回路パターンを単純にできチップサイ
ズの小型化を可能ならしめることによって安価に製造で
きるカウンタ回路を提供することにある。

〔発明の概要〕

この発明によるカウンタ回路は１ビツト分を、アップダ
ウンカウント切替信号および入力信号の排他的論理積信
号を得る論理回路と、奇数段もしくは偶数段の信号反転
回路からなる閉ループを持ちこの閉ループの途中にはク
ロックパルスに同期した１ビツトのシフトレジスタが介
挿されており、上記排他的論理積信号の論理レベルが“
１１レベルのときには上記偶数段の信号反転回路からな
る閉ループでこの信号をそのまま保持してカウント出方
とじての。出方信号とするとともに排他的論理積信号の
論理レベルがＩ　Ｑ　ルベルのときには上記奇数段の信
号反転回路からなる閉ループでクロックパルスを％分局
してこれをカウント出力としてのＱ出力信号とするデー
タ循環回路と、上記アップダウンカウント切替信号の論
理状態に応じて、上記データ循環回路のＱ出力信号と上
記入力官号の論理和信号および論理ＡＡ佃号のいずれか
一方を次段への入力信号となるＴ出力信号として選択出
力する選択回路とから構成するようにしている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。第
２図はこの発明に係るカウンタ回路の１ビツト分の構ｇ
を示す回路図である。このカウンタ回路は基本的には、
排他的論理積回路２０、データ循環回路３ｑおよび選択
回路４０から構成されている。

上記排他的論理積回路２０はアップダウンカウント切替
信号Ｄｏｗｎと入カイキ号Ｄａｔ　ａとの排他的論理積
信号ＥＸ−ＡＮＤを形成する回路であり、信号Ｄｏｗｎ
および（ｉｉ号Ｄａｔａがそれぞれ並列的に供給される
ＮＡＮＤゲート２１およびＯＲゲート２２と、このＮＡ
ＮＤゲート２１の出力信号とＯＲゲート２２の出力信号
が並列的に供給されるＮＡＮＤ’７’−ト２３から構成
されている。

上記データ循環回路３０は上記排他的論理積信号２０か
ら出力される信号ＥＸ−ＡＮＤＩこ応じて第１の出力信
号すなわちＱ出力信号を形成する回路である。そしてこ
の回路３ｏは、上記排他的論理積信号ｇＸ−ＡＮＤおよ
びこの回路３０における以前のＱ出力イＳ号が並列的に
供給されるＮＯＲゲート３１．同じく信号ＥＸ−ＡＮＤ
と以前のＱ出力信号が並列的に供給されるＡＮＤゲート
３２、上記ＮＯＲゲート３ノおよびＡＮＤゲート３２の
出力信号が並列的に供給されるＮＯＲゲート３３、Ｃの
ＮＯＲゲート３３の出力信号が供給されクロックパルス
７のタイミングで動作するクロックドインバータ３４、
さらにこのクロックドインバータ３４の出力信号が供給
されクロックパルスφのタイミングで動作するクロック
ドインバータ３５およびこのクロックドインバータ３５
の出力信号が供給され前記Ｑ出力信号を出力するインバ
ータ３６から構成されている。そして上記インバータ３
６の出力信号（Ｑ出力信号）が前記ＮＯＲゲート３１お
よびＡＮＤゲー１−３２８こ帰還されている。すなわぢ
このデータ循環回路３０は、そわぞれ信号反転回路とし
て作用するＮＯＲゲート３１’　、　３　Ｂ、クロック
ドインバータ３４゜３５およびインパーク３６を有する
閉ループと、それぞれ信号反転回路として作用するＮＯ
Ｒゲート３３、クロックドインバータ３４．３５および
インバータ３６を有しさらにＡＮＤゲート３２を含む閉
ループとを持ら、そＡＬぞれの閉ループの途中薔こはク
ロックパルス正、φ同期のクロックドインバータ３４．
３５からなる１ビツトシフトレジスタ３７が介挿されて
いる。

上記選択回路４０は上記データ循環回路３０のＱ出力信
号と前記入力信号Ｄａｔａとの論理和信号もしくは論理
積信号のいずｎか一方を前記アップダウンカウント切替
信号Ｄｏｗｎの論理秋態に応じてＴ出力信号として選択
出力する回路である。そしてこの回路４０は、前記入力
信号Ｄａｔａおよび上記データ循環回路３０からのＱ出
力信号がそれぞれ並夕目的Ｇこ供給されるＮＯＲゲート
４１およびＮＡＮＤゲート４２と、上Ｈ己ＮｏＲゲート
４１の出力信号が供給され前記アップダウンカウント切
替信号Ｄｏｗｎのタイミングで動作する信号反転機能を
備えたスイッチ回路としてのクロ゛ンクドインバータ４
３と、上ｄ己ＮＡＮＤゲート４２の出力信号が供給され
前記アップダウンカウント切替信号ｐ　ｏｗｎの反転信
号Ｄｏｗｎのタイミングで動作する信号反転機能を備え
たスイッチ回路としてのクロックドインバータ４４とか
ら構成されている。そして上記２つのクロックドインバ
ータ４３．４４のいずれか一方からの出力信号がＴ出力
信号とされる。

さらにこのカウンタ回路では上記回路の他に、アップダ
ウンカウント切替信号Ｄｏｗｎからその反転信号Ｄｏ’
ｗ−ｎを形成するインバータ５ノとクロックパルスφか
らその反転り°ロックパルス７を形成するインバータ５
２とを備えている。

このような構成でなるカウンタ回路は次のように動作す
る。才ず、アップダウンカウント切替信号Ｄｏｗｎが＠
１ルベル（ダウンカウント時）に設定される場合をこつ
いて説明する。このとき、入力信号Ｄａｔａが１０ルベ
ルに設定されていれば、排他的論理積信号２０からの信
号ＥＸ−ＡＮＤは１０ルベルとなる。このとき、データ
循環回路３０内のＡＮＤゲート３２が挙止状！Ｕとなり
、上記信号ＥＸ−ＡＮＤ＋；ｔＮＯＲゲート３１，３３
、クロックドインバータ３４．３５１６よびインバータ
３６からなる閉ループでクロックパルスφ。

φに同期して順次循環される。このとき、この閉ループ
内には５個の信号反転回路としでのＮＯＲゲート３１．
３Ｂ、クロックド・ｆンバータ３４，３５およびインバ
ータ３６が（ｔ？けられているので、Ｑ出力信号はクロ
ックパルス７゜φの１ビツト毎にその論理レベルが反転
さイする。

したがって上記Ｑ出力信号はクロックパルスφをＺ分周
した信号となる。さらに信号ｐｏｗｎが１１ルベルの時
に入力信号］）ａｔａが１１ルベルに設定されていれば
、排他的論理積回路２ｏがらの信号ＥＸ−ＡＮＤはｓ１
ｗレベルきなる。スルと今度はデータ循環回路３ｏ内の
ＮＯＲゲート３ノが禁止状態となり、上記信号ＥＸ−Ａ
ＮＤゲート３２、ＮＯＲゲート３３、クロックドインバ
ータ３４．３５およびインバータ３６からなる閉ループ
でクロックパルスア、φに同期して順次循環される。こ
のとき、この閉ループ内には４個の信号反転回路として
のＮＯＲゲート３３、クロックドインバータ３４，３５
ｆ−３よびインバータ３６が設けられているので、Ｑ出
力信号はクロックパルス￥、φの各ビットで同じ論理レ
ベルＥこされる。すなわち、この閉ループ内に入力され
た信号はこの閉ループでそのｔｔ保持される。

一方、アップダウンカウント切替信号Ｄｏｗｎが１１ル
ベルに設定されている場合、選択回路４゜内ではクロッ
クドインバータ４３のみが動作可能となり、ＮＯＲゲー
ト４１およびクロックドインバータ４３によって上記デ
ータ循環回路３゜からのＱ出力信号と入力信号Ｄａｔａ
との６１チ理和信号が形成され、この信号がＴ出力信号
として出力さイア、る。

次にアップダウンカウント切替信号１）ｏｗｎが１０２
レベル（アップカウント１時）Ｃご設定される場合につ
いて説明すえ）。このとき、入力信号Ｄａｔ　ａが伯ル
ベルに設定されていれば、１１ト他的論理績回路２０か
らの信号ＥＸ−ＡＮＤはＩｌｌレベルとなる。この場合
にはｉｌｌ　Ｒｔしたように、信号Ｄｏｗｎがｗ１＋レ
ベルかつ入力１■号Ｄａｔａが＠１ルベルにそれぞｎ設
定さ′１１．てい２１ときと回ｂｉに、排他的論理、債
回路２０から人力された信号はデータ循ζ回路３０内の
Ａ　Ｎ　Ｄゲート３２、ＮＯＲゲート３３、クロックド
インバータ３４　、３５およびインバータ３６からなる
閉ループで保持される。さらｌこ信号Ｄｏｗｎが“（１
’レベルの時に入力信号ＤａｔａがＪｌレベルに設定さ
イ１でい１１．ば、排他的メ・衡理債回路２０からの信
号ＥＸ−ＡＮＤはＩＯ＋レベルとなる。この場合には前
パピしたように、信号Ｄｏｗｎが１１″レベルカＳつ人
力信号Ｄａｔａが１０ルベルにそれぞれ設定されている
ときと同様に、排他的論理積回路２ｏから入力された信
号はデータ循環回路３ｏ内のＮＯＲゲート３１．３３、
クロックドインバータ３４　、３５およびインバータ３
６からなる閉ループによって順次循環され、これによっ
てクロックパルスφを％分周した信号がＱ出力信号とし
て出方される。

一方、アップダウンカウント切替信号Ｄｏｗｎが＃０ル
ベルに設定さｎている場合、選択回路４０ではクロック
ドインバータ４４のみが動作可能となり、ＮＡＮＤゲー
ト４２およびクロックドインバータ４４によって上記デ
ータ循環回路３０からのＱ出力信号と入力信号Ｄａｔａ
との論理積信号が形成され、この信号がＴ出力信号とし
て出力される。

下記の表は上記第２図に示ずカウンタ回路の動作をまと
めて示したものである。なお、Ｔ出力信号のＯＲはＱ出
力信号と入力信号Ｄａｔａとの論理和信号としてＴ出力
信号が得らｎることを示し、同じ＜ＡＮＤは両信号の論
理積信号としてＴ出力信号が得られることを示す。

第３図は第２図に示す構成のカウンタ回路を単位カウン
タ回路として用いて３ビツトのアップダウンカウンタ回
路を構成した場合のブロック図である。このカウンタ回
路で＜１そｎぞれ前記第２図のように構成されている３
個の単位カウンタ回路Ｊ　Ｕ　Ｏ、２００＋’　３００
が設けられる。この３個の単位カウンタ回路１００，２
００゜３００は、前段の単位カウンタ回路のＴ出力信号
を後段を単位カウンタ回路の入力信号Ｄａｔａとする如
く縦列接続されている。また上記３個の単位カウンタ回
路１００，２００，３００にはアップダウンカウント切
替信号Ｄｏｗｎが並列的に供給されている。さらに初段
の単位カウンタ回路１００の入力信号Ｄａｔ　ａとして
は上記信号Ｄｏｗｎがインバータ４００を介して供給さ
れている。

また、さらに各段の単位カウンタ回路１００゜２００．
３００にはクロックパルスφが並列的に供給されている
。

このように構成された回路の動作を第４図ないし笑６図
のタイミングチャートを用いて説明する。まず、アップ
ダウンカウント切替信号Ｄｏｗｎが１１ルベルに設定さ
れる場合、このカウンタ回路はダウンカラン婆行ない、
そのときのタイミングチャートは第４図である。アップ
ダウンカウント切替信号Ｄｏｗｎが１１ルベルに設定さ
れることにより、初段の単位カウンタ回路１００に人力
される入力信号ｐａｔａはインバータ４００によってＩ
Ｏルベルに設定される。このとき、初段の単位カウンタ
回路１００内の前記排他的論理積回路２０からの出力信
号ＥＸ−ＡＮＤはＩ０ルベルに設定される。するとこの
初段の単位カウンタ回路１００内の前記データ循環回路
３０ではクロックパルスφか％分周さｎｌこの結果、Ｑ
出力信号Ｑ。は第４図に示すようにクロックパルスφに
対して２倍の周期を持った信号となる。さらに初段の単
位カウンタ回路１００内の前記選択回路４０では、入力
信号ＤａｔａとＱ出力信号Ｑ。との論理和信号がＴ出力
１百号Ｔｏとして選択出力される。このおき、入カ信号
Ｄａｔａは１０ルベルであるため、Ｔ出力信号Ｔｏとし
てはＱ出力信号Ｑｏと同じ信号が出力される。

次段の単位カウンタ回路２００の入力信号Ｄａｔａとし
ては前段のＴ出力信号Ｔ。が入力している。なお、この
単位カウンタ回路２００にもｗＩＩレベルのアップダウ
ンカウント切替信号ＤＯＷｎが入力している。いま、前
段の単位カウンタ回路１ｏｏからのＴ出力信号Ｔｏが１
１ルベルである場合、この単位カウンタ回路２００内の
排他的論理積回路２０からの出力信号ＥＸ−ＡＮＤは１
１＠ジベルとなり、このときこの１１ルベルの信号はデ
ータ循環回路３０でクロックパルスφの１ビツトの肋間
保持される。次のクロックパルスφの１ビツトの期間で
は、前段のＴ出力信号Ｔｏが１０ルベルとなるために、
信号ＥＸ−ＡＮＤは１０”レベルに反転し、データ循環
回路３０ではクロックパルスφが％分周される。すなわ
ち、Ｑ出力（ｉｆ号Ｑ１が２ビツト続いてｔＯＷレベル
になった後に、ＱＩはＩＯルベルに反転する。信号Ｑ１
がＩＱルベルに反転したときに前段からのＴ出力信号Ｔ
。

は再び１１ルベルになるので、このクロックパルスφの
１ビツト期間ではデータ循環回路３０は保持状態となり
、Ｑ出力信号ＱＩは１０″レベルのまま保持される。さ
らに次のクロックパルスφの１ビツトの期間では前段か
らのＴ出力信号Ｔ。がＩ０ルベルとなり、これによって
信号ｇＸ−ＡＮＤがＩＱルベルに反転し、データ循環回
路３０ではクロックパルスφがＺ分周される。すなわち
、Ｑ出力信号Ｑ１が２ビツト続いてＷ（３９レベルとな
った後にＱｌがＩｌｌレベルに反転する。以下、同様の
動作が繰り返して行なわれることにより、この単位カウ
ンタ回路２００からのＱ出力信号Ｑ１は笛４図に示すよ
うに前段からのＱ出力信号Ｑ、の％分周信号となる。さ
ら（ここの単位カウンタ回路２００内のＡ釈回路４０で
も、信号１）ｏｗｎが１１ルベルに設定されてＧするこ
とによって、入力信号Ｄａｔａとしての前段力）らのＴ
出力信号ＴＯとＱ出力信号Ｑ、との論理牙０イド号がＴ
出力信号Ｔ１として選択出力される。したがってこの信
号ＴＩは第４図に示すように、クロックパルスφの連続
する３ビニノドの期間でＧま１１ルベル、これに続く１
ビツトの期間で４１１０ルベルとなるように変化する。

終段の単位カウンタ回路３００の入力４１Ｓ号Ｄａｔａ
としては前段のＴ出力信号Ｔ＋が入力している。この場
合、上記Ｔ出力信号Ｔ　＋　４１連続する３ビツトの期
間は１１１レヘノｖ、コｎｔコＷｅ　＜　１ビツトの期
間は１０ルベル ツトの期間ではデータ循環回路３０（ま保持状態となり
、次の１ビツトの期間ではクロ゛ンク／　ＮＯ　７レス
φの％分周が行なわれる。この結果、このＱ出力信号Ｑ
，は４ビツトの期間毎にレペル力Ｉ交互に反転したもの
となる。

ここでいま、第４図のタイミングチャート奢こおいて、
ＱｏをＬＳＢ、ＱｔをＭＳＢとり、ＴＱ。〜Ｑ、を１０
進数に換算すると、このカウンタ回路におけるカウント
数は、７，６，５，４，３゜２．１，０，７，６．・旧
・・と順次カウントダウンされたものとなっている。す
なわち、この回路では、アップダウンカウント切替信号
Ｄｏｗｎが１１ルベルに設定されると、クロックパルス
φのダウンカウント動作が繰り返し行なわれる。

一方、アップダウンカウント切替信号ＤｏｗｎがＷ０ル
ベルに設定される場合、このカウンタ回路はアップカウ
ントを行ない、そのときのタイミングチャートは第５図
である。アップダウンカウント切替信号Ｄ　ｏｗｎが１
０″レベルに設定されることにより、初段の単位カウン
タ回路１００に入力される入力信号Ｄａｔａはインバー
タ４００によって１１ルベルに設定される。したがって
、このときの初段の単位カウンタ口論１００内の排他的
論理積回路２０からの出力信号ＥＸ−ＡＮＤは１０ルベ
ルに設定される。したがって回路の初期状態が前記ダウ
ンカウント動作のときと同じであれば、Ｑ出力信号Ｑ。

は第５図に示１ように、第４図の場合と四２厳にクロッ
クパルスφに対して２倍の周期を持った信号となる。さ
らに初段の単位カウンタ回路１００内の選択回路４０で
は、入力信号Ｄａ　ｔａずなわら信号Ｄｏｗｎの反転信
号とＱ出力信号Ｑ。との論ｆＭ積伯号がＴ出力信号Ｔ。

として選択出力される。このとき入力信号Ｄａｔａは１
１ルベルであるため、１゛出力信号Ｔ。

としてはＱ出力信号Ｑ。がそのまま出力される。

次段の単位カウンタ回路２００の入力信号１）ａｔａと
して前段のＴ出力信号Ｉｔｏが入力している。

い才、前段の単位カウンタ回路１００からのＴ出力信号
Ｔ０が１１ルベルである場合、この単位カウンタ回路２
００内の排他的論理積回路２０からの出力信号ＥＸ−Ａ
ＮＤは１０ルベルとなり、データ循環回路３０ではクロ
ックパルスφが％分周される。こイーシとは逆に上記Ｔ
出力信号Ｔｏが１０ルベルである場合には信号ＫＸ−Ａ
ＮＤは１１ルベルとなり、データ循環回路３０は保持状
態となる。したがって、この場合、データ循環回路３０
からのＱ出力信号Ｑ１は、第５図ｔこ示すように、Ｑｏ
の立ち下りに同期して変化しＱ出力信号Ｑｏの％分周信
号となる。またこの単位カウンタ回路２００内の選択回
路４ｏでは前段からのＴ出力信号Ｔ。とＱ出力信号Ｑ里
との論理和信号がＴ出力信号１゛１として選択出力され
る。

したがって、この信号Ｔ百ま第５図に示すように信号Ｔ
ｏ、Ｑ＋が供にＩｌｌレベルとなっているときをこのみ
Ｉｌｌレベル−こ設定される。すなわち、この信号Ｔ、
は第４区の場合とは異、なり、クロックパルスφの連続
する３ピツトの期間ではＩｇｌレペ）ｖ、ＣｆＬｌこ続
く１ビツトの期間では１１ルベルとなるように変化する
。

終段の単位カウンタ回路３００の入力信号Ｄａｔａとし
ては前段のＴ出力信号ＴＩが入力している。この回路３
００の場合、上記Ｔ出力信号Ｔ１は連続する３ピツトの
期間はＩｇルベル、こｎに続く１ビツトの期間は１１ル
ベルとなるので、各３ピツトの期間ではデータ循環回路
３ｏは保持状態となり、次の１ビツトの期間ではクロッ
クパルスφの）く分周が行なわれる。この結果、Ｑ出力
信号Ｑ、は１ド号Ｑｌの立ち下りに同期して変化し、Ｑ
出力信号Ｑ＋の％分周信号となる。

ここでいま第５図のタイミングチャートζこおいて、第
４図の場合と同様にしてＱｏ−Ｑｔを１０進数に換算す
ると、このカウンタ回路におけるカウント数は、１，２
，３，４，５，６゜７．０，１．・・・・・と順次カウ
ントアツプさｎたものとなっている。すなわち、この回
路では、アップダウンカウント切替信号ＤｏｗｎがＩＯ
ルベルに設定されると、クロックパルスφのアップカラ
ン）９作が繰り返し行なわれる。

次にこの回路において、ダウンカウント時もしくはアッ
プカウント時そゎ、ぞゎの途中でアップダウンカウント
切替信号Ｄｏｗｎが反対レベルに反転された場合の動作
を、＠６図のタイミングチャートを用い′Ｃ説明する。

いまアップダウンカウント切替信号ＤｏｗｎがＭ１ルベ
ルに設定さｎ１このカウンタ回路が前記第４図のタイミ
ングチャートで示されるようにダウンカウント動作を行
なっている途中のｔｌのタイミングで信−号Ｄｏｗｎが
１０Ｉレベルに反転される。上記信号Ｄｏｗｎが１０ル
ベルに反転される直前では、Ｑ出力信号Ｑｏ　、Ｑ＋　
、Ｑ２１１それぞれ１１Ｗレベル、　ｊ□ルベル、′０
ルベルになっており、Ｔ出力信号Ｔ。。

Ｔ、、Ｔｔは供に１１ルベルになっている。すなわち、
このときのカウント数は１である。アップダウンカウン
ト切ｉ１　イ’ｇ号Ｄｏｗｎが１０Ｉレベルに反転され
ることにより、単位カウンタ回路１００゜ｚｏｏ、ｚｏ
ｏ内の各選択回路４ｏから各入力信号Ｄａｔａと各Ｑ出
力信号との論理積信号がＴ出力係号として選択出力され
る。才ず、初段の単位カウンタ回路１００では、入力信
号Ｄａｔａが１＠号Ｄｏｗｎの変化に伴ってＩＱルベル
かうＩｌｌレベルに変化する。才たＱ出力信号Ｑ。は１
１ルベルｌこなっているので、この初段の単位カウンタ
回路１ｏｏにぢけるＴ出力信号Ｔつは１１ルベルのます
変化しない。一方、単位カウンタ回路２００，３００で
は、信号Ｄｏｗｎが変化しても入力信号Ｄａｔａは変化
せず、各選択回路４０では各入力信号Ｄａｔａと各Ｑ出
力信号との論理積信号がＴ出力信号として選択出力され
るので、１゜のタイミングでＴ出力信号Ｔ　１　ｅ　Ｔ
ｔはそれぞれ１１ルベルから１０ルベルに反転する。信
号ＴＩＬＴ！の１０ルベルへの反転後の各信号の論理状
態は、前記第５図に示すアップカウント時のカウント数
１のときと同じである。したがって、この後は第５図の
場合と同様にクロックパルスφのアップカウントが行な
われる。

次にこのアップカウント動作の途中の１２のタイミング
で信号Ｄｏｗｎが再びＴレベルに反転される。信号Ｄｏ
ｗｎが１１ルベルに反転される直前では、Ｑ出力信号Ｑ
ｏ　ｔＱ＋　、　Ｑ２はそれぞれ１１ルベル−１０ルベ
ル、１１ルベルになっており、Ｔ出力信号’ｒｏ　ｔ　
’ｒ、　＋　Ｔｔはそｎぞｎｌ１ｌレベル、′１″レベ
ル、１０ルベルになっている。すなわち、このときのカ
ウント数は５である。アップダウンカウント切替信号Ｄ
ｏｗｎが１１ルベルに反転されることにより、単位カウ
ンタ回路１００，２００，３００内の各選択回路４０か
ら各入力信号Ｄａｔａと各Ｑ出力信号との論理和信号が
Ｔ出力信号として選択出力される。

まず、初段の単位カウンタ回路１００では、入力信号Ｄ
ａｔａが信号Ｄｏｗｎの変化に伴ってＩｌｌレベルから
１０ルベルに変化する。このときＱ出力信号Ｑ。はＩＩ
″レベルになっているので、この初段の単位カウンタ回
路１００におけるＴ出力信号Ｔｏは１１ルベルのまま変
化しない。一方、単位カウンタ回路２００　、’３００
では、信号Ｄｏｗｎが変化しても入力信号Ｄａｔａは変
化せず、各選択回路４０では各入力信号Ｄａｔａと各Ｑ
出力信号との論理和信号がＴ出力信号ＴＩＬＴ！として
選択出力される。ここで単位カウンタ回路２００につい
てみれば、入力信号Ｄａｔａである前段のＴ出力信号Ｔ
ｏは１１１レベルに設定されているので、信号Ｄｏ　ｗ
ｎのｗ１ルベルへの反転後にＴ出力信号Ｔ１は１１″レ
ベルに変化する。同様に、′単位カウンタ回路３００に
ついてみれば、Ｑ出力信号Ｑ２が１１″レベルに設定さ
れているので、信号Ｄｏｗｎの１１ルベルへの反転後に
Ｔ出力（Ｓ号Ｔ、は１１ルベルに反転する。上記信号Ｔ
、、Ｔ２の１１ルベルへの反転後の各信号の論理状態は
、前記第４図１こ示すダウンカウント時のカウント数５
のときと同じである。したがって、この後は第４図の場
合と同様にクロックパルスφのダウンカウントが行なわ
れる。

このようにこの回路では、任意のタイミングにアップダ
ウンカウント切替信号を切り替えても、その後は続いて
カウント動作が継続される。

ところで、第３図のように構成されている３ビツトのア
ップダウンカウンタ回路は、１ビツト分がそれぞｎ第２
図に示すような独立した回路構成となっており、３ビツ
ト分が入り交り合っていない。したがって、この回路を
集積化する場合の回路パターンは、同じものの繰り返し
パターンとなり、極めて単純化される。したがってチッ
プサイズの小型化が可能であり、これによって安価に製
造することができる。しかも各単位カウンタ回路１００
，２００，３００はすべて同一のクロックパルスφに同
期して動作しており各Ｑ出力信号Ｑｏ””Ｑｔに位相ず
れが生じないので、高速動作させるのに好適である。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば第３図のアップダウ
ンカウンタ回路では単位カウンタ回路を３個縦列接続し
て３ビツトのものを構成する場合について説明したが、
これは必要に応じて縦列接続する単位カウンタ回路の数
を増減してもよい。

〔発明の効果１ 以上説明したようをここの発明によれば、複数ビットの
アップダウンカウンタを構成する場合ｌこ、単位カウン
タ回路をそのビット数分だけ縦列接続することによって
実現が可能であり、もって集積化する際の回路パターン
を単純にできチップサイズの小型化を可能ならしめるこ
とによって安価に製造できるカウンタ回路が提供できる
。

【図面の簡単な説明】

第１１メ１は従来のアップダウンカウンタ回路の一例を
示す回路図、第２図（・まこの発明に係るカウンタ回路
の１ビツト分の構成を示す回路図、第３図は第２図のカ
ウンタ回路を単位カウンタ回路として用いたアップダウ
ンカウンタ回路のブロック図、第４図ないし第６図はそ
れぞＩＥ、第３図のカウンタ回路の動作を示すグイミン
グチャートである。 ２０・・・排他的論理積回路、３０・・データ循環回路
、４０・・・選択回路、２００　、２００，３００・・
・単位カウンタ回路、４００・・・インパーク。

Claims (2)

【特許請求の範囲】
1. （１）　第１．第２の入力信号の排他的論理積信号を得
   る手段と、上記排他曲論ＭＡ績信号の論理状態に応じて
   この信号を奇数段もしくは偶截段の信号反転手段からな
   る閉ループでそれぞれ循環せしめこの閉ループの途中か
   ら第１の出力信号を得るとともにこの閉ループの途中に
   はクロックパルスに同期した＋ビットの信号シフト手段
   が介挿されている信号循環手段と、上記縞１の入力信号
   の論理状態をこ応して上記第２の入力信号と上記第１の
   出力信号との論理和信号および論理積信号のいずれか一
   方を第２の出力信号として選択出力する手段とを具備し
   たことを特徴とするカウンタ回路。
2. （２）第１．第２の入力信号の排他的論理積信号を得る
   手段と、上記排他的論理積信号の論理状態をこ応じてこ
   の信号を奇数段もしくは偶数段の信号反転手段からなる
   閉ループでそれぞわ循環せしめこの閉ループの途中から
   第１の出力信号を得るととも（ここの閉ループの途中に
   はクロックパルスに同期した１ビツトの信号シフト手段
   が介挿されている信号循環手段と、上記第１の入力信号
   の論理状態に応じて上記第２の入力信号と上記第１の出
   力信号との論理和信号および論理積信号のいずれか一方
   をデ２の出力信号として選択出力する手段とからなるカ
   ウンタ回路を単位カウンタ回路として備え、前段の第２
   の出力信号を後段の第２の入力信号とする如く複数の単
   位カラく夕回路を縦列接抄し、上記複数の各単位カウン
   タ回路には駆１の入力信号としてア゛ンプダウンカウン
   ト切替信号を並列的に供給し、上記初段の単位カウンタ
   回路には第２０１人力４阿号として上記アップダウンカ
   ウント切替イＬ号の反転信号を供給し、上記複数の各単
   位カウンタ回路の第１の出力信号を前記クロックパルス
   に対するアップカウント出力もしくはダランカウント出
   力として得るように構成されていることを特徴とするカ
   ウンタ回路。