JPS60146344A - 優先順位決定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＮ個（２（Ｎ＜２　、ｎは正整数）のメモリ・
モジュールを倫えることによって、同時に多数の入出力
を可能にしたメモリ装置をアクセスするＭ個（Ｍは１よ
り大なる整数）の機能ユニット間の優先順位を各機能ユ
ニットのアクセスしようとしているメモリ・モジュール
毎に決定する。

優先順位決定装置ｔＫ関するものである。

〔従来技術〕

従来この釉の優先順位決定装置として第１図に示すもの
があった。第１図に示す回路は、第２図に示すように、
４個のメモリ・モジュールとそれらをアクセスする４個
の機能ユニットか存在する場合の優先順位決定装置の一
例である。第２図において（４１は２人力、２出力のメ
モリ・モジュール。

（５）は入力バス、（６）は出力バス、（７）は機能ユ
ニットである。第２図で示される機能ユニット（７）と
錠先順位決定装置の接続は第３図のごとくなる。第３図
におりて、第に番目（ｋ＝ｔｌ、１’、２．３）の機能
ユニット（７１は、メモリーモジュールアクセス要求信
号Ｒ（ｋ）と、メモリ・モジュール番号を示す２ビツト
の信号工０（ｋ）、工１（ｋ）を没先順位決定装＃　１
Ｂ＋へ送出し、優先順位決定装置から返送されたに番目
の選択信号Ｓ　（ｋＪによってアクセスが受付けられた
ことを４！ＩＪ断する。次に第１図について説明する。

第１図において（Ｉａ）、　（＋ｂ）ｔ　（１ｃ）、　
（ｉａ）　ｆ′ｉ、　メモリ・アクセス要求信号Ｒ（ｋ
、ｌとメモリ・モジュール奇岩工Ｏ（ｋ）　、工１（￥
を入力し、工ｏ（ｋ）、工１（ｋ）を２．２の重みでデ
コードし、４本の信号を出力するデコーダ、（２ａ）、
　（２ｂ）、　（２ｃ）、　（２ｄ）はそれぞれ、デコ
ーダ（１ａ）、　（１ｂ）、　（１ｃ）、　（１ｄ）の
メモリ・モジュール番号０，１，２．３に相当する信号
を入力し、後先順位をメモリ・モジュール奇岩勿、ＶＣ
決尾するプライオリティ・エンコー乙　（１ｅ）ｓ　（
１ｆ）、（’ｇ）−（１ｈ）は、プライオリティ−エ：
／’：１−ダ（２ａ）、　（２ｂ）、　（２ｃ）。

（２ｄ）出力をデコードし、各メモリ・モジュール番号
毎の機能ユニット選択信号を発生するデコーダ。

（３ａ）、　（３ｂ）、（５ｃ）、　（５ｄ）はメモリ
・モジュール番号毎の機能ユニット選択信号の論理和を
とり２機能ユニット選択信号５（３１，ＥＩ１２１．５
ｔｌｌ、　Ｓ（０〕を出力するＯＲ回路である。第４図
（ａ）はデコーダ１１１の／ンボル、第４図（ｂ）はテ
コーダ田の真理（的表を示す。

プライオリティ・エンコーダ（２）については、第５図
（ａ）にシンボル、第５図（ｂ）は真理１直表？示す。

従来の優先順位決定装置は以上のように、メモリ・モジ
ュールｍｖｃプライオリティ・エンコーダによってを先
順位を決定してから、槻Ｍｅユニットを選択する信号を
合成しているために、プライオンティ・エンコーダの前
後ＶＣデコーダを必賛とし。

メモリ・モ′ジュールの数か多くなると、ハード・ウェ
アの量が増加するという欠点がおった。

〔発明の概要〕

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、メモリ・モジュール番号をデコ
ードせずに、そのまま標率的な論理回路の１つである一
致検出回路を用いて不一致を検出することによって、曖
先順位を判定し、ハード・ウェアの童を縮少できる優先
１１位決定装置を提供するものである。

〔発明の実施例〕

第６図は、第２図に示したメモリ装−の＋！！能ユニッ
ト間の腹先順位決定に２本発明全実施した例である。

以下第６図Ｖｔりいて説明する。図において。

Ｒ（ＤＪ、　Ｒｔｌｌ、　Ｒ１２＋、　Ｒｔ３１はそれ
ぞれ機能ユニット０゜１．２．３　のアクセス要求信号
、Ｉ（０ルエ１１１．　Ｉｔ２１゜工（３＋（１０（４
鴫（娼をまとめて工（ｋＪと呼ぶ）はそれぞれ機能ユニ
ット０，１，２．３のアクセスを女求しているメモリ・
モジュール番号、（９ａ）はＲ（２１が論理′１′のと
きに工（３）と工（２：の一致を検出して論理′０′の
信号を出力する一数構出回路、（９ｂ）はＲｔｌｌか論
理″１′のときに工（３ｉと工（１）の一致を検出して
論理″″０′の信号を出力する一数構出回路、　（９ｃ
）はＲ（０）か論ｆＭ’１’のときに１（３）と工（０
）の一致を検出して論理″″０′の信号を出力す２）−
数構出回路。

（９ｃｌ）ＦｉＲ（１）が論理１１′のときＶ（工（２
：と工（１）の一致を検出し論理１０′の信号を出力す
る一致検出回路。

（９ｅ）はＲ（０）がし埋１１′のときに工（２）と工
（Ｄ）の一致を検出し論理１０′の信号を出力する一致
検出回路。

（９ｆ肩Ｒ（０）か論理１１′のときに工ｆｉｌと工（
０）の一致を検出し論理１０′の信号を出力する一致検
出回路。

（１区）はＲ１３１と一致検出回路（９ａ）、（９ｂ）
、　（９ｃ）出力の論理積を演算し、機能ユニット３の
選択（０号５（３）とに出力する第１のＡＮＤ回路、（
ｉｏｂ）はＲ（２）と−数構出回路（９ａ）、　（９ｅ
）出力の論理積を演算し２機能ユニット２の選択信号Ｓ
（２：として出力する第２のＡＮＤ回路、（１０ｃ）は
Ｒ（１１と一致検出回路（９ｆ）出力の論理積を演算し
１機能ユニット１の選択信号５（１）とに出力する第３
のＡＮＤ回路である。機能ユニット０の振択信号５（ｏ
）はＲ（０）と同等である。

次に動作について説明する。第５図において。

Ｒ（０）は優先順位か最も尚いのでそのま１８（０７と
して出力される。Ｒ（１１はＲ（０）の次の錠先順位で
あるため、Ｒ（０）が論ｎ　％　ｏ　ｆの場合か、ある
いはＲ（０）が論理′１′でも工（０）と工（１）が異
なる場合にｓｔｎか論理１１′となる。Ｒ（２１はＲ（
０）、Ｒ１１１の次の優先順位であるため、Ｒ（０）、
Ｒ（１；が論理１０１　あるいは工（０）と工（２）Ｉ
　工１１）と工（２）が異なる場合に５（２）が騨理′
１′となる。Ｒ（３）は最も優先順位が低いため。

Ｒ（ｏ）、Ｒｔｌ＋’、Ｒ１２１が論理′″０′かある
いね工（０）と工（３）。

工ｔ１１と工（３）、工１２：と工（３）が異なる場合
に８（３）が−理１１１′となる。

なお、上記実施例では、メモリ・モジュールの数が４２
機機能ユニット数が４の場合について述べたが１本発明
はこれらの数ｆｔ限らず任意の場合についても適用でき
る。

〔発明の効果〕

以上のように、この発明による優先順位決定装置では、
標準的論理回路のひとつである。−数棟出回路を応用す
ることにより、その栴成を簡単にできる利点を有する。

【図面の簡単な説明】

第１図は従来の暖先ｊ−位決定装置を示す図、第２図は
メモリ装隘會示す図、第３図は優先順位決定装置と外部
の接続を示す図、第４図はデコーダの論理を示す図、第
５図はプライオリティ・エンコーダの論理を示す図、第
６図は本発明に係る装置Ｈの相成を示す図、第７図は一
致検出回路の１理を示す図である。 図中、（Ｉ）はデコーダ、（２）はプライオリティ・エ
ンコーダ、（３）はＯＲ回路、（４１はメそり・モジュ
ール、　１５１．は゛入カバス、（６）は出力バス、（
７）は機能ユニッ）、１８１は優先順位決定回路、（９
）は−数棟出回路。 μＱはＡＮＤ回路である。 なお２図中同一あるいは相当部分には同一符号を付して
示しである。 代理人　大　岩　増　雄 第３図 ！ 第４図 （α） （ｂ） 第６図 第７図 （α） （ｂ）

Claims (1)

1. 【特許請求の範囲】 Ｎ個（２＜Ｎ＜２　、　ｎは正整数）のメモリ・モジュ
   ールを備えたメモリ装ｒＮ、をアクセスするＭ個（Ｍは
   １より大なる整数）の機能ユニット間の優先順位を決定
   する。＆先順位決定装置において。 ｎビットの第１の入力端子の信号とｎビットの第２の入
   力端子の信号のビット・バタンか一致し。 更に第３の入力端子の信号が論理１１′のとき、論理′
   ″１′の信号を出力するＭ（Ｍ−１）／２個の一致検出
   回路と、０，１．・・・、に−１と奇岩付けられたに個
   （ｋ＝ｏ、１．・・・、Ｍ−１）の前記一致検出回路の
   第１の入力端子に、ｎビットの入力論理係号工（ｋｌを
   接続する一手段と、前記ｋ（［ｉｌｌの一致検出回路の
   ｅ番目（Ａ’＝０　、１　、・、　ｋ−１）　ノーｉ検
   出ＩＥＪ路の第２の入力端子に、ｎビットの入力＠理佃
   号工ＩＡ＋を接続する手段と、前記ｌ荀目の一致検出回
   路の第３の入力端子ＶＣ１ビットの入力＠理信号Ｒ（ｌ
   ｌを接続する手段と、前記に個の一致検出回路の全ての
   出力信号と１ピツトの入力信号Ｒｔｋｌの論理積信号Ｓ
   　（ｋ）を出力するＡＮＤ回路と、前記入力信号工（ｋ
   ｌを前記メモリをアクセスするｋｍ目の機能ユニットの
   アクセスするメモリ・モジュール奇岩とする手段と、前
   記入力信号Ｒ（ｋｌを前記メモリをアクセスするに査目
   の機能ユニットのアクセス要求信号とする手段と、前記
   論理積信号５（ｋｊを前記メモリをアクセスするに％目
   の機能ユニットのアクセス成立Ｑ号とする手段全備える
   ことを特徴とする険先順位決定装置。