JPS60146351A - チヤネル制御方式 - Google Patents
チヤネル制御方式Info
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- JPS60146351A JPS60146351A JP220584A JP220584A JPS60146351A JP S60146351 A JPS60146351 A JP S60146351A JP 220584 A JP220584 A JP 220584A JP 220584 A JP220584 A JP 220584A JP S60146351 A JPS60146351 A JP S60146351A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、第１の装置（例えば、中央処理装置）が第２
の装置（例えば、チャネル）に対して入出力命令を発行
する場合の制御方式に係り、特に該入出力命令がチャネ
ルにおいて、本来の目的を達成できないケースでの中央
処理装置の処理時間を短縮するチャネル制御方式に関す
る。
の装置（例えば、チャネル）に対して入出力命令を発行
する場合の制御方式に係り、特に該入出力命令がチャネ
ルにおいて、本来の目的を達成できないケースでの中央
処理装置の処理時間を短縮するチャネル制御方式に関す
る。
（ｂ） 技術の背景
最−近の、データ処理システムの高速化動向に伴って、
１つの命令の実行時間は益々短くなる方向にあり、入出
力命令が発行される頻度も増加することになる。
１つの命令の実行時間は益々短くなる方向にあり、入出
力命令が発行される頻度も増加することになる。
然しなから、チャネルが入出力命令を実行するのに必要
な処理時間は、中央処理装置の速度にょらず略一定であ
り、一般命令の実行時間との差が大きくなってくる為、
該入出力命令を実行することが、中央処理装置の処理能
力を低下させる要因となる傾向となる。
な処理時間は、中央処理装置の速度にょらず略一定であ
り、一般命令の実行時間との差が大きくなってくる為、
該入出力命令を実行することが、中央処理装置の処理能
力を低下させる要因となる傾向となる。
又、最近のデータ処理システムの大型化動向に伴って、
中央処理装置に接続されるチャネルの数も多くなり、入
出力装置も増加する為、一般的には入出力命令のプログ
ラムの中での使用ステップ数を増加させる為、上記の傾
向を更に大きくすることになる。
中央処理装置に接続されるチャネルの数も多くなり、入
出力装置も増加する為、一般的には入出力命令のプログ
ラムの中での使用ステップ数を増加させる為、上記の傾
向を更に大きくすることになる。
一方、中央処理装置がチャネルに対して、チャネルを起
動する入出力命令（即ち、スター）１１０命令）を発行
する場合には、前辺てチャネルが動作可能かどうかを調
べる入出力命令（即ち、テスト命令）を発行するのが普
通である。
動する入出力命令（即ち、スター）１１０命令）を発行
する場合には、前辺てチャネルが動作可能かどうかを調
べる入出力命令（即ち、テスト命令）を発行するのが普
通である。
従って、一般には上記のテスト命令、スタートＩ１０命
令が対となって、中央処理装置からチャネルに発行され
ることになり、チャネルをテストした結果、該チャネル
が「使用可能」条件にない場合には、該テスト命令の発
行は、中央処理装置にとって無駄な命令を発行したこと
になり、入出力命令のより効果的な発行方法が要望され
ていた。
令が対となって、中央処理装置からチャネルに発行され
ることになり、チャネルをテストした結果、該チャネル
が「使用可能」条件にない場合には、該テスト命令の発
行は、中央処理装置にとって無駄な命令を発行したこと
になり、入出力命令のより効果的な発行方法が要望され
ていた。
（Ｃ１従来技術と問題点
従来のチャネル制御方式において、上位の中央処理装置
と、下位のチャネルとの間で入出力命令の授受、及び条
件コードの授受に関する動作は、該装置間での応答確認
方式による手順で行われていた。
と、下位のチャネルとの間で入出力命令の授受、及び条
件コードの授受に関する動作は、該装置間での応答確認
方式による手順で行われていた。
然して、中央処理装置がチャネルに対して入出力命令を
発行した場合、各チャネル内に内在する要因によっては
、チャネルから中央処理装置に対して、すぐにその条件
コードを返送できるケースがある。例えばチャネルが操
作不可能とか、使用中のケースが、その例に当たる。
発行した場合、各チャネル内に内在する要因によっては
、チャネルから中央処理装置に対して、すぐにその条件
コードを返送できるケースがある。例えばチャネルが操
作不可能とか、使用中のケースが、その例に当たる。
上記の応答確認方式においては、チャネルが入出力命令
の実行を行わないと、中央処理装置に条件コードを返送
できないケースも、上記のようにすぐ該条件コードを返
送できるケースも、入出力命令１条件コードの授受の為
の応答確認処理に時間を要しており、この間は中央処理
装置を待たセることになるという問題があった。
の実行を行わないと、中央処理装置に条件コードを返送
できないケースも、上記のようにすぐ該条件コードを返
送できるケースも、入出力命令１条件コードの授受の為
の応答確認処理に時間を要しており、この間は中央処理
装置を待たセることになるという問題があった。
１ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、中央処理装置がチャネ
ルに対して入出力命令を発行する場合、チャネルの具体
的な動作を要しないような条件コードの要因を内在して
いるケースにおいては、応答確認インタフェースによる
無駄な時間を無くして、中央処理装置での該入出力命令
の処理を、自装置のみで完了させて、該入出力命令の実
行を高速化する方法を提供することを目的とするもので
ある。
ルに対して入出力命令を発行する場合、チャネルの具体
的な動作を要しないような条件コードの要因を内在して
いるケースにおいては、応答確認インタフェースによる
無駄な時間を無くして、中央処理装置での該入出力命令
の処理を、自装置のみで完了させて、該入出力命令の実
行を高速化する方法を提供することを目的とするもので
ある。
（ｅ） 発明の構成
そしてこの目的は、本発明によれば、入出力命令の発行
と実行監視を行う第１の装置（中央処理装置）と、該命
令を実行する第２の装置（チャネル）があり、第１の装
置から第２の装置に対して、上記入出力命令を発信し、
第２の装置が第１の装置との間で、少なくとも１つ以上
の応答確認処理によって、上記入出力命令の発行の受け
付け。
と実行監視を行う第１の装置（中央処理装置）と、該命
令を実行する第２の装置（チャネル）があり、第１の装
置から第２の装置に対して、上記入出力命令を発信し、
第２の装置が第１の装置との間で、少なくとも１つ以上
の応答確認処理によって、上記入出力命令の発行の受け
付け。
及びその完了通知を実行するデータ処理システムにおい
で、上記第１装置の制御下にある第２装置が、「使用可
能」以外の条件コードとなりうるような要因を持つ場合
、該第２装置に、該要因を最新の要因に更新して、記憶
する手段と、該記憶情報を第１の装置に直接に伝達する
手段とを設ゝけ、＼ 第１の装置には上記伝達情報を受信して、記憶する手段
と、該記憶情報から各条件コードを発生する手段とを設
け、上記入出力命令が第１の装置より第２の装置に発行
される前に、該第１の装置において、上記記憶されてい
る第２の装置の要因情報により「使用可能」以外の条件
コードを発生するケースであることを検出した時には、
該条件コードを発生すると共に、該入出力命令を第２装
置に発行しないように制御する方法を提供することによ
って達成され、チャネルが「使用可能」以外の条件コー
ドを内在している場合には、中央処理装置が当該チャネ
ルに対する入出力命令を実行する時、自装置内において
、該チャネルの該要因を認識して、入出力命令をチャネ
ルに発信しないで、自装置内で当該入出力命令の実行を
終了させることができ、該入出力命令の処理速度を高速
化できる利点がある。
で、上記第１装置の制御下にある第２装置が、「使用可
能」以外の条件コードとなりうるような要因を持つ場合
、該第２装置に、該要因を最新の要因に更新して、記憶
する手段と、該記憶情報を第１の装置に直接に伝達する
手段とを設ゝけ、＼ 第１の装置には上記伝達情報を受信して、記憶する手段
と、該記憶情報から各条件コードを発生する手段とを設
け、上記入出力命令が第１の装置より第２の装置に発行
される前に、該第１の装置において、上記記憶されてい
る第２の装置の要因情報により「使用可能」以外の条件
コードを発生するケースであることを検出した時には、
該条件コードを発生すると共に、該入出力命令を第２装
置に発行しないように制御する方法を提供することによ
って達成され、チャネルが「使用可能」以外の条件コー
ドを内在している場合には、中央処理装置が当該チャネ
ルに対する入出力命令を実行する時、自装置内において
、該チャネルの該要因を認識して、入出力命令をチャネ
ルに発信しないで、自装置内で当該入出力命令の実行を
終了させることができ、該入出力命令の処理速度を高速
化できる利点がある。
（ｆｌ 発明の実施例
先ず、本発明の主旨を要約すると、本発明は中央処理装
置とチャネル間のイックフェースに、チャネル内の特定
の条件コードの要因情報を中央処理装置に対して、各チ
ャネル毎に常時送出するインタフェースを設けておき、
中央処理装置においてチャネルに対する入出力命令を実
行する場合、該命令の処理手順を応答確認方式によるイ
ンタフェースに載せる前に、上記要因情報により、前記
特定の条件コードの判定ができる場合には、チャネルに
対して該入出力命令を発信しないように制御するもので
ある。
置とチャネル間のイックフェースに、チャネル内の特定
の条件コードの要因情報を中央処理装置に対して、各チ
ャネル毎に常時送出するインタフェースを設けておき、
中央処理装置においてチャネルに対する入出力命令を実
行する場合、該命令の処理手順を応答確認方式によるイ
ンタフェースに載せる前に、上記要因情報により、前記
特定の条件コードの判定ができる場合には、チャネルに
対して該入出力命令を発信しないように制御するもので
ある。
以下本発明の実施例を図面によって詳述する。
図が本発明の一実施例をブロック図で示した図である。
図面において、１は中央処理装置（以下ＣＰＵという）
、２はチャネル装置（以下ＣＨＰという）。
、２はチャネル装置（以下ＣＨＰという）。
１工は命令レジスタ（ＩＲ） 、 １１１ は操作部（
ＯＰ） 。
ＯＰ） 。
１１２はチャネル番号（ＣＩｌ＃） 、 １２はデコー
ダ（Ｄ１３Ｃ）、 １３はチャネルインタフェース制御
部（ＣＩＩＰＩＣ＞、１４はチャネル条件コードレジス
タ（ＣＩＩＣＣ，Ｒ）、１５ばセレクタ（ＳＥＬ ）
、 １６１．１６２はアンド回路、１６３はオア回路、
１７は条件コード受信レジスタ（ＣＣＲＲ） 、 １
Ｂはエンコーダ（ＩＥＮＣ） 、 １９は命令バス、２
１は制御レジスタ、２１１は操作部（ＯＰ） 。
ダ（Ｄ１３Ｃ）、 １３はチャネルインタフェース制御
部（ＣＩＩＰＩＣ＞、１４はチャネル条件コードレジス
タ（ＣＩＩＣＣ，Ｒ）、１５ばセレクタ（ＳＥＬ ）
、 １６１．１６２はアンド回路、１６３はオア回路、
１７は条件コード受信レジスタ（ＣＣＲＲ） 、 １
Ｂはエンコーダ（ＩＥＮＣ） 、 １９は命令バス、２
１は制御レジスタ、２１１は操作部（ＯＰ） 。
２１２はチャネル番号（ＣＩｌ＃） 、 ２２はＣ，Ｐ
Ｕインタフェース制御部（ＣＰＵＩＣ）、 ２３は各
チャネル群（Ｃ１１＃Ｏ〜ＣＨ＃ｎ ） 、 ２４はセ
レクタ（ＳＥＬ ’） 、 ２５は条件コードレジスタ
（ＣＣＲ）、 ２６はデコーダ（ＤＥＣ）、そしてＧｌ
ｉ Ｇ２はゲート回路である。
Ｕインタフェース制御部（ＣＰＵＩＣ）、 ２３は各
チャネル群（Ｃ１１＃Ｏ〜ＣＨ＃ｎ ） 、 ２４はセ
レクタ（ＳＥＬ ’） 、 ２５は条件コードレジスタ
（ＣＣＲ）、 ２６はデコーダ（ＤＥＣ）、そしてＧｌ
ｉ Ｇ２はゲート回路である。
今、ＣＰＵ １が入出力命令を発信する時、命令レジス
タ（ＩＲ） １１にその命令の操作部（ＯＰ） 、チャ
ネル番号（ＣＩＩ＃）等の情報をセントする。
タ（ＩＲ） １１にその命令の操作部（ＯＰ） 、チャ
ネル番号（ＣＩＩ＃）等の情報をセントする。
一方、ＣＩＩＰ ２の内部の各チャネル群（ＣＩＩ＃０
〜ＣＩｌ＃ｎ ） ２３は「操作不能」又は「使用中」
等の特定の条件コード生成の要因となる情報を、ＣＰＵ
ｌ内にある、各チャネル対応のチャネル条件コードレ
ジスタ（ＣＩＩＣＣＲ（０〜ｎ ） ） １４に常時送
出し、その値をセントするように動作する。
〜ＣＩｌ＃ｎ ） ２３は「操作不能」又は「使用中」
等の特定の条件コード生成の要因となる情報を、ＣＰＵ
ｌ内にある、各チャネル対応のチャネル条件コードレ
ジスタ（ＣＩＩＣＣＲ（０〜ｎ ） ） １４に常時送
出し、その値をセントするように動作する。
ここで、命令レジスタ（ＩＲ） １１の操作部（ＯＰ）
１１１はデコーダ（ＤＥＣ，） １２でデコードされ、
特定の入出力命令であることを示す出力線（Ｓｔ）を付
勢し、アンド回路１６１．１６２に入力される。
１１１はデコーダ（ＤＥＣ，） １２でデコードされ、
特定の入出力命令であることを示す出力線（Ｓｔ）を付
勢し、アンド回路１６１．１６２に入力される。
又、同時に命令レジスタ（Ｉｌｌ） １１のチャネル番
号（ＣＩＩ＃） １１２により、チャネル条件コードレ
ジスタ（ＣＩＩＣＣＲ）１４の情報の内の１つが、セレ
クタ（ＳＥＬ ） １５により選択され、アンド回路１
６１ 、１６２に入力され、上記特定命令（入出力命令
）を示す出力線（Ｓｌ）と論理積がとれると、特定の入
出力命令に対する、該チャネルの特定の条件コードが成
立したことを示すことになり、オア回路１６３の出力信
号がゲート回路Ｇｌ、 Ｇ２を閉塞するように動作する
。
号（ＣＩＩ＃） １１２により、チャネル条件コードレ
ジスタ（ＣＩＩＣＣＲ）１４の情報の内の１つが、セレ
クタ（ＳＥＬ ） １５により選択され、アンド回路１
６１ 、１６２に入力され、上記特定命令（入出力命令
）を示す出力線（Ｓｌ）と論理積がとれると、特定の入
出力命令に対する、該チャネルの特定の条件コードが成
立したことを示すことになり、オア回路１６３の出力信
号がゲート回路Ｇｌ、 Ｇ２を閉塞するように動作する
。
その結果、命令バス１９の信号がゲート回路Ｇ２を通し
て、ＣＩＩＰ ２の制御レジスタ２１にセントされるの
を抑止し、且つ入出力命令バリッド信号もチャネルイン
タフェース制御回路（ＣＨＰＩＣ） １３に送出されな
いように制御される。
て、ＣＩＩＰ ２の制御レジスタ２１にセントされるの
を抑止し、且つ入出力命令バリッド信号もチャネルイン
タフェース制御回路（ＣＨＰＩＣ） １３に送出されな
いように制御される。
そして、オア回路１３の出力信号はエンコーダ（ｉＥＮ
ｃ ） １３でエンコードされ、条件コード受信レジス
フ（ＣＣＲＲ） １７にセントされ、上記入出力命令の
処理を終了して、次の命令の実行に移るように動、作す
る。
ｃ ） １３でエンコードされ、条件コード受信レジス
フ（ＣＣＲＲ） １７にセントされ、上記入出力命令の
処理を終了して、次の命令の実行に移るように動、作す
る。
このように、本発明を実施した場合には、ｃｐｕｌにお
いて、特定の入出力命令が検出され、その入出力命令に
対応するチャネルの、条件コーｌ゛を生成する要因が、
例えば「操作不能」又は「使用中」と言った特定の要因
の場合には、ＣＩ’Ｕ １が入出力命令を発行しようと
した時、該入出力命令がＣＨＰ ２に送出されることが
抑止されると共に、この時の当該チャネルめ条件コード
がＣＩ’Ｕ ｌ内で直接デコードされ、条件コード受信
レジスタ（ＣＣＲＲ）１７にセットされ、チャネル装置
を起動することなく、該入出力命令を自装置内で終了さ
せるように動作するので、該入出力命令の処理時間を短
縮することができる。
いて、特定の入出力命令が検出され、その入出力命令に
対応するチャネルの、条件コーｌ゛を生成する要因が、
例えば「操作不能」又は「使用中」と言った特定の要因
の場合には、ＣＩ’Ｕ １が入出力命令を発行しようと
した時、該入出力命令がＣＨＰ ２に送出されることが
抑止されると共に、この時の当該チャネルめ条件コード
がＣＩ’Ｕ ｌ内で直接デコードされ、条件コード受信
レジスタ（ＣＣＲＲ）１７にセットされ、チャネル装置
を起動することなく、該入出力命令を自装置内で終了さ
せるように動作するので、該入出力命令の処理時間を短
縮することができる。
次に、ＣＰＵ ’１が発行する入出力命令に対応するチ
ャネルの条件コードを生成する要因が正席な場合には、
本実施例においても通常の入出力命令の処理が行われる
ことを説明する。
ャネルの条件コードを生成する要因が正席な場合には、
本実施例においても通常の入出力命令の処理が行われる
ことを説明する。
先ず、入出力命令が命令レジスタ（ＩＲ） １１にセッ
トされた時、前記チャネル条件レジスタ（ＣＨＣＣＲ）
には当該チャネルに対応する条件コード生成要因はセン
トされていないので、オア回路１６３の出力は“Ｏ”で
あり、上記入出力命令に関するバリンド信号がゲート回
路Ｇ１を通して、チャネルインタフェース制御部（ＣＩ
ＩＰＩＣ）１３へ送出される。
トされた時、前記チャネル条件レジスタ（ＣＨＣＣＲ）
には当該チャネルに対応する条件コード生成要因はセン
トされていないので、オア回路１６３の出力は“Ｏ”で
あり、上記入出力命令に関するバリンド信号がゲート回
路Ｇ１を通して、チャネルインタフェース制御部（ＣＩ
ＩＰＩＣ）１３へ送出される。
チャネルインタフェース制御部（ＣＩＩＰＩＣ） １３
においては、命令レジスタ（ＩＲ） １１の内容を、Ｃ
ＩＩＰ２に送信する為に、ＣＵＰ ２との応答確認制御
インタフェース（ＡＮＩＮＦ ）を用いて、ｃｐｕイン
タフェース制御部（ＣＰＵＩＣ） ２２との応答を行い
、命令バス１９の内容をＣＩＩＰ ２の制御レジスタ２
１にセットするように動作する。
においては、命令レジスタ（ＩＲ） １１の内容を、Ｃ
ＩＩＰ２に送信する為に、ＣＵＰ ２との応答確認制御
インタフェース（ＡＮＩＮＦ ）を用いて、ｃｐｕイン
タフェース制御部（ＣＰＵＩＣ） ２２との応答を行い
、命令バス１９の内容をＣＩＩＰ ２の制御レジスタ２
１にセットするように動作する。
この後、各チャネル群（ＣＨ＃０〜Ｃ１ｌ＃ｎ ） ２
３の内、制御レジスタ２１のチャネル番号（ＣＩＩ＃）
２１２で識別されるチャネルＣＩｌ＃ｉ（例えば、１
−１）が、デコーダ（ＤＥＣ） ２６によってセレクト
され、操作部Ｃ０Ｐ） ２１１の内容に従って、上記入
出力命令が実行された後、セレクタ（ＳＥＬ ）２４で
選択された当該チャネル（即ち、チャネルＣｌ１９１）
の条件コードが、条件コードレジスタ（ＣＣＲ） ２５
にセントされる。
３の内、制御レジスタ２１のチャネル番号（ＣＩＩ＃）
２１２で識別されるチャネルＣＩｌ＃ｉ（例えば、１
−１）が、デコーダ（ＤＥＣ） ２６によってセレクト
され、操作部Ｃ０Ｐ） ２１１の内容に従って、上記入
出力命令が実行された後、セレクタ（ＳＥＬ ）２４で
選択された当該チャネル（即ち、チャネルＣｌ１９１）
の条件コードが、条件コードレジスタ（ＣＣＲ） ２５
にセントされる。
条件コードレジスフ（ＣＣＲ）２５の内容は、ＣＰＵイ
ンタフェース制御部（ＣＰＩＪＩＣ） ２２とチャネル
インタフェース制御部（ＣＩＩＰＩＣ） １３との応答
により、ＣＰＵ １に発信され、条件コード受信レジス
タ（ＣＣＲＲ） １７にセントされ、ＣＰＵ１は該条件
コードを認識して、該コードに対応した入出力命令の終
了動作を行って、次の命令処理に移る。
ンタフェース制御部（ＣＰＩＪＩＣ） ２２とチャネル
インタフェース制御部（ＣＩＩＰＩＣ） １３との応答
により、ＣＰＵ １に発信され、条件コード受信レジス
タ（ＣＣＲＲ） １７にセントされ、ＣＰＵ１は該条件
コードを認識して、該コードに対応した入出力命令の終
了動作を行って、次の命令処理に移る。
以上から、明らかなように、本発明を実施した回路構成
においても、各チャネルの条件コードを生成する要因が
正常であれば、従来方式と同し入出力命令の動作が行わ
れる。
においても、各チャネルの条件コードを生成する要因が
正常であれば、従来方式と同し入出力命令の動作が行わ
れる。
（＆０ 発明の効果
以上、詳細に説明したように、本発明のチャネル制御方
式は、中央処理装置とチャネル間のインタフェースに、
チャネル内の特定の条件コードの要因情報を中央処理装
置に対して、各チャネル毎に常時送出するインタフェー
スを設けておき、中央処理装置においてチャネルに対す
る入出力命令を実行する場合、該命令の処理手順を応答
確認方式によるインタフェースに載せる前に、上記要因
情報により、特定の条件コードの判定ができる場合には
、該チャネルに対して該入出力命令を発信しないように
制御されるので、当該入出力命令に関連するチャネルの
条件コード生成要因が「操作不能」又は「使用中」等の
特定条件の時、中央処理装置は該要因を自装置内で、該
要因に対応する条件コードを認識して該入出力命令を終
了させることができので、特定条件コード時の入出力命
令を高速化して中央処理装置の処理能力を向上できる効
果がある。
式は、中央処理装置とチャネル間のインタフェースに、
チャネル内の特定の条件コードの要因情報を中央処理装
置に対して、各チャネル毎に常時送出するインタフェー
スを設けておき、中央処理装置においてチャネルに対す
る入出力命令を実行する場合、該命令の処理手順を応答
確認方式によるインタフェースに載せる前に、上記要因
情報により、特定の条件コードの判定ができる場合には
、該チャネルに対して該入出力命令を発信しないように
制御されるので、当該入出力命令に関連するチャネルの
条件コード生成要因が「操作不能」又は「使用中」等の
特定条件の時、中央処理装置は該要因を自装置内で、該
要因に対応する条件コードを認識して該入出力命令を終
了させることができので、特定条件コード時の入出力命
令を高速化して中央処理装置の処理能力を向上できる効
果がある。
図が本発明の一実施例をブロック図で示した図である。
図面において、１は中央処理装置ＣＣ，ＰＵ ） 、
２はチャネル装置（ＣＩＩＰ ） 、 １１は命令レジ
スタ（ＩＲ） 、 １１１は操作部（ＯＰ） 、 １１
２はチャネル番号（ＣＩｌ＃） 、 １２はデコーダ（
ＤＥＣ） 、 １３はチャネルインクフェース制御部（
ＣＩＩＰＩＣ） 、 １４はチャネル条件コードレジス
フ（ＣＩＩＣ（：Ｒ１−ｎ ） 、 １５はセレクタ（
ＳＥＬ ） 、 １６１，１６２はアンド回路、１６３
はオア回路、１７は条件コード受信レジスタ（ＣＣＲＲ
） 、 １８はエンコーダ（ＥＮＣ） 、 １９は命令
バス、２１は制御レジスタ、２１１は操作部（０１’）
、 ２１２はチャネル番号（ＣＨ＃） 、 ２２はｃ
ｐｕインタフェース制御部（ＣＰＵＩＧ ） 、 ２３
は各チャネル群（ＣＩＩ＃Ｏ”Ｃ１ｌ＃ｎ ） 。 ２４はセレクタ（ＳＥＬ ） 、 ２５は条件コードレ
ジスフ（ＣＣＲ） 、 ２６はデコーダ（ＤＩＩＣ）、
、 ソＬ７Ｇ１． Ｇ２はゲート回路である。
２はチャネル装置（ＣＩＩＰ ） 、 １１は命令レジ
スタ（ＩＲ） 、 １１１は操作部（ＯＰ） 、 １１
２はチャネル番号（ＣＩｌ＃） 、 １２はデコーダ（
ＤＥＣ） 、 １３はチャネルインクフェース制御部（
ＣＩＩＰＩＣ） 、 １４はチャネル条件コードレジス
フ（ＣＩＩＣ（：Ｒ１−ｎ ） 、 １５はセレクタ（
ＳＥＬ ） 、 １６１，１６２はアンド回路、１６３
はオア回路、１７は条件コード受信レジスタ（ＣＣＲＲ
） 、 １８はエンコーダ（ＥＮＣ） 、 １９は命令
バス、２１は制御レジスタ、２１１は操作部（０１’）
、 ２１２はチャネル番号（ＣＨ＃） 、 ２２はｃ
ｐｕインタフェース制御部（ＣＰＵＩＧ ） 、 ２３
は各チャネル群（ＣＩＩ＃Ｏ”Ｃ１ｌ＃ｎ ） 。 ２４はセレクタ（ＳＥＬ ） 、 ２５は条件コードレ
ジスフ（ＣＣＲ） 、 ２６はデコーダ（ＤＩＩＣ）、
、 ソＬ７Ｇ１． Ｇ２はゲート回路である。
Claims (1)
- 入出力命令の発行と実行監視を行う第１の装置と、該命
令を実行する第２の装置があり、第１の装置から第２の
装置に対して、上記入出力命令を発信し、第２の装置が
第１の装置との間で、少なくとも１つ以上の応答確認処
理によって、上記入出力命令の発行の受け付け、及びそ
の完了通知を実行するデータ処理システムにおいて、上
記第１装置の制御下にある第２装置が、「使用可能」以
外の条件コードとなりうるような要因を持つ場合、該第
２装置に、該要因を最新の要因に更新して、記憶する手
段と、該記憶情報を第１の装置に直接に伝達する手段と
を設け、第１の装置には上記伝達情報を受信して、記憶
する手段と、該記憶情報から各条件コードを発生する手
段とを設け、上記入出力命令が第１の装置より第２の装
置に発行される前に、該第１の装置において、上記記憶
されている第２の装置の要因情報により「使用可能」以
外の条件コードを発生するケースであることを検出した
時には、該条件コードを発生すると共に、該入出力命令
を第２装置に発行しないように制御することを特徴とす
るチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP220584A JPS60146351A (ja) | 1984-01-10 | 1984-01-10 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP220584A JPS60146351A (ja) | 1984-01-10 | 1984-01-10 | チヤネル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146351A true JPS60146351A (ja) | 1985-08-02 |
Family
ID=11522849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP220584A Pending JPS60146351A (ja) | 1984-01-10 | 1984-01-10 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146351A (ja) |
-
1984
- 1984-01-10 JP JP220584A patent/JPS60146351A/ja active Pending
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