JPS60147853A - マイクロプロセツサ走行状態履歴格納方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野と背景技術〕　°　” 本発明は、マイクロプロセッサを用−た情報処理装置Ｆ
ｃｂけるマイク５０プロセツサの走行状、態の履歴を格
納する技術に関するものである。　”従来、マイクロプ
ロセッサがプログラムを実行する場合、マイクロプロセ
ッサの走行状態の履歴を残す技術としては、゛ジャンプ
ヒストリ方式が用いられている。この従来方式を第１図
にもとづいて説明するに、１０１はマイクロプロセッサ
、１０２は分岐命令判定回路、１０３は分岐命令が発生
したときその命令の格納アドレスを記録するレジスタ、
１０４はアドレスバス、１０５はデータバス、′１０６
はマイクロプロセッサ１０１のステータス情報を示すス
テータス信号線である。

命令フェッチサイクルＫ＞いて、マイクロプロセッサ１
０１・は命令の格納アドレスをアドレスバス１０４上に
送出する。このときステータス信号線゛□１０６上には
命令フェッチサイクルを示す命令フェッチ信号が出され
ている。かかる状態ではプロ、グラムが格納されている
メモリ（図示せず）より命令がデータバス１０５に読み
出される。命令フェッチ信号が出されている条件下にお
いて分岐命令判定回路１０２はその読み出された命令が
分岐命令であるか否かを判定する。分岐命令であると判
定した場合、レジスタ１０３がアドレスバス１０４上の
格納アドレスを取り込むよう、分岐命令判定回路１０２
はレジスタ１０３に取シ込み信号を送出する。

これにより、分岐命令の格納アドレスがレジスタ１０３
に記録される。

このように分岐命令の履歴がレジ；り１０３に残される
が、プログラムの走行履歴は最新の分岐命令の格納アド
レスだけであり、それ以前の分岐命令の格納アドレスは
消去されてしまい、また他の種類の命令の格納アドレス
は記録されな込。したた。

本発明は、マイクロプロセッサを用いた情報処理装置に
おいて、マイクロプロセッサにリセット信号が印加され
たとき零復帰し、命令フェッチサイクル毎に一定値を加
算する加算手段と、プログラムが記憶されているメイン
メモリのメモリアドレスと一対一に対応したアドレスを
有するサブメモリと、命令フェッチサイクル毎にアドレ
スバス上の命令の格納アドレスと一対一に対応したサブ
メモリのアドレスに加算手段からの加算値を書き込む手
段とからな夛、マイクロプロセッサの走行状態の履歴を
格納し、プログラムのバグ等による故障発生時における
分析を容易なものとしうるマイクロプロセッサ走行状態
履歴格納方式の開示を目的とするものである。

〔実施例の説明〕

次に、本発明の一実施例を第２図にも七づｈて説明する
。

第２図は、本発明に係るマイクロプロセッサ走行状態履
歴格納方式の一実施例を示すブロック図である。同図中
、２０１はマイ・クロプロセッサ、２０２はバイナリカ
ウンタ、２０３はプログラムが記憶されているメインメ
モリ、２０４はメインメモリ２０３のメモリアドレスと
一対一に対応したアドレスを有するサブメモリである。

２０５はアドレスバス、２０６はデータバス、２０７は
マイクロプロセッサ２０１のステータス情報のためのス
テータス信号線であ如、バイナリカウンタ２０２・Ｋ接
続されている。２０８はバイナリカウンタ２０２、のカ
ウント値信号線であシ、これはサブメモリ２０４のデー
タ入力端子りに接続されている。２０９は情イクロプロ
セッサ２０１及びバイナリカウンタ２０２をリセットす
るためのリセット信岩線である。２１０は一定の遅延時
間に設定された遅延回路であシ、この出力を取シ出す書
き込み信号線２１１はサブメモリ２０４の書き込み信号
端子ＷＫ接続されて・いる。

以下、本実施例の動作について説明する。マイクロプロ
セッサ２０１はメインメモリ２０３　Ｋ記憶されてｈる
プログラムを１命令ずつ読み出し、これを解読して実行
する。まず、リセット信号線２０９にリセット信号が印
加されると、マイクロプロセッサ２０１のプログラムカ
ウント（図示せず）を零復帰させると共に、バイナリカ
ウンタ２０２を零復、帰させる。次に１マイクロプロセ
ッサ２ｏ１．は、最初の１命令をメインメモリ２０３よ
シ読み出すために、アドレスバス１０４上にその命令の
格納アドレスを送出する。このとき、マイクセプロセッ
サ２０１の状態は命令フェッチサイクル下あるため、ス
テータろ信号線２０７上にはマイクロプロセッサ２０１
から命令フェッチ信号が送中される。この命令フェンを
信号を受けたパイナリヵウン４．２０２　ハ、その信号
の立ち上シでカウントアツプする。したがってバイナリ
カウンタ２０２は命令フェッチサイ。

クル毎Ｋｌずつ加算される。このカウント１値信号はサ
ブメモリ２０４のデータ入力端子りに印加されている。

したがって遅延回路２１０の書き込み信号が書き込み信
号端子Ｗに印加される毎に、すなわち、命令フェッチサ
イクル毎に、そのカウント値がサブメモリ２０４に書き
込まれる。

アドレスバス２０５はメインメモリ２０３とサブメモリ
２０４の双方に接続されている。マイクロプロセッサ２
０１がフェッチした命令の格納アドレスがアドレスバス
２０５に現われている間（命令フェッチサイクル）、サ
ブメモリ２０４に対する書き込み信号が発生するから、
フェッチした命令が格納されているメインメモリ２０３
の格納アドレスト一対−に対応したサブメモリ２０４の
アドレスに、バイナリカウンタ２０２からの加算値が書
き込まれる。

この後、命令フェッチサイクルの毎に、マイクロプロセ
ッサ２０１が実行する命令の格納アドレスと一対一に対
応するサブメモリ２０４のアドレスに、その命令の順番
としてのカウント値が書き込まれ態の履歴がサブメモリ
２０４に残される。したがって、サブメモリ２０１を読
み出することにより、マイクロプロセッサ２０１０走行
状態の履歴が判明する。

なお、上記実施例においては命令フェッチサイクル毎に
バイナリカウンタ２０２を１ずつ加算するよう構成しで
あるが、２又は３など一定値ずつ加算するように構成し
てもよく、また一定値ずつ減算するように構成してもよ
い。この場合、サブメモリの容量はメインメモリのそれ
とは異なるととＫなる。

〔発明の効果〕

以上説明したように、本発明によれば、プログラムの命
令の格納アドレスと一対一対応したサブメモリのアドレ
スに、１ステツプ毎に命令の順番が記録されるから、マ
イクロプロセッサの走行状態の履歴を残すことができる
。したがってプログラムのバグ等による故障発生時にお
ける分析が容品なも・のとなるという特長を有する。

【図面の簡単な説明】

第１図は、従来のマイクロプロセッサ走行状態履歴格納
方式であるジャンプヒストリ方式を示すブロック図、第
２図は、本発明に係るマイクロプロセッサ走行状態履歴
格納方式の一実施例を示すブロック図である。 １０１．２０１・・・マイクロプロセッサ１０２・・・
分岐命令判定回路 １０３・・・レジスタ １０４．２０５・・・アドレスバス １０５．２０６・・・データバス １０６．２０７・・・ステータス信号線２０２・・・バ
イナリカウンタ ２０３・・・メインメモリ　２０４・・・サブメモリ２
０８・・・カウント値信号線 ２０９・・・リセット線 ２１０・・・遅延回路 ２１１山書き込み信号線 出願人　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. ゛マイクロプロセッサを用いた情報□処理装置において
   、該マイクロプロセッサにリセット信号が印加含れたと
   き零復帰し、命令フェッチサイクル毎に一定値を加算す
   る加算手段と、プログラムが記憶される□メインメモリ
   のメモリアドレスと一対一ニ対応し″たアドレスを有す
   るサブメモリと、命令フェッチサイクル毎にアドレスバ
   ス上の命令の格納ブトレスと一対一に対応した上′記す
   ブメモリのアドレスに上記加算手段からめ加゛算□値を
   書き込む手段とからなシ、上□記マイクｄプロセッサの
   走行状態の履歴を格納することを特徴とするマイクロプ
   ロセッサ走行状態履歴格納方式。